CMOS／パス・トランジスタ混在論理の合成とレイアウト

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  • CMOS パス トランジスタ コンザイ ロンリ ノ ゴウセイ ト レイアウト
  • Synthesis and Layout of Circuits Combining CMOS/Pass Transistor Logic
  • テクニカルノート

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抄録

本稿では，論理関数の単純直交分解の結果を表す分解グラフを利用してCMOS論理とパス・トランジスタ論理を混在させることで，LSIの低消費電力化を実現する合成手法に基づき，多出力回路に対してさらなる論理共有を行い，トランジスタ数を削減する手法を提案する．さらに本手法による合成結果に対して既存ツールによるレイアウトを実現し，実配線を考慮した評価を行うために，CMOS/パス・トランジスタ混在論理用スタンダード・セルライブラリを開発した．このライブラリを用いてベンチマーク回路のレイアウトを行い，実配線を考慮した評価を行った．その結果，CMOS回路，パス・トランジスタ論理回路，および従来手法で合成した回路に対して，16例のベンチマーク回路についての平均で，それぞれ48%，7%，7%の低消費電力化を達成した．

We present an improved synthesis method for low power circuits combining CMOS and pass transistor logic (PTL) based on the previous method using decomposition graphs obtained as the result of simple disjunctive decomposition.The proposed method introduces a few techniques for sharing larger part of sub-circuits in a multi-output circuit.In addition,we have developed a standard cell library to evaluate our method based on the layout results using commercial layout tools.This cell library have been applied to the layout design of benchmark circuits,and we have evaluated the results.As the result,power dissipation has been reduced by 48% compared to CMOS,and by 7% to PTL,and by 7% to the previous method in average for 16 circuits.

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