レジスタ分散型アーキテクチャを対象とするフロアプランとタイミング制約を考慮した高位合成手法

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タイトル別名
  • レジスタ ブンサンガタ アーキテクチャ オ タイショウ ト スル フロアプラン ト タイミング セイヤク オ コウリョ シタ コウイ ゴウセイ シュホウ
  • High-level Synthesis with Floorplaning and Timing Constraint for a Distributed-register Architecture
  • 動作合成

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抄録

演算器ごとに専用のローカルレジスタを持たせるレジスタ分散型アーキテクチャを用いると，レジスタ間データ転送を利用することによって配線遅延が回路の性能に与える影響を削減することが可能である．しかし，高位合成のスケジューリングの段階からフロアプラン情報を考慮する必要がある．本論文では，レジスタ分散型をターゲットアーキテクチャとし，(1) スケジューリング，(2) レジスタバインディング，(3) モジュール配置，の工程を繰り返し，(3) から得られたフロアプラン情報を(1)，(3) の工程にフィードバックすることによって，解（合成結果）を収束させる高位合成手法を提案する．フロアプラン情報をスケジューリングに反映させるために，フィードバックされた配置情報とタイミング制約に基づいて，レジスタ間データ転送を利用することができるスケジューリング手法を提案する．また，レジスタ分散型に対応したレジスタバインディング手法を提案する．提案バインディング手法では，ローカルレジスタを入力側と出力側で区別し，出力側レジスタで可能な限りデータを保持することにより，総レジスタ数を削減する．提案手法により，フロアプランを考慮したレジスタ間データ転送を用いた回路を解として得ることが可能となる．計算機実験によって，提案手法の有効性を示す．

By using a distributed-register architecture, we can synthesize the circuits with register-toregister data transfer, and can reduce influence of interconnect delay. In this paper, we propose a high-level synthesis method targeting a distributed-register architecture. Our method repeats (1) scheduling, (2) register binding, (3) module placement processes, and feeds back floorplan information from (3) to (1) in order to decide which functional units use registertoregister data transfers. Our scheduling algorithm can use register-to-register data transfer based on floorplan and timing constraint. We also propose a register binding algorithm on a distributed-register architecture. We show effectiveness of the proposed methods through experimental results.

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