RWC-1相互結合網用プロトタイプ・ルータの設計 A Prototype Router VLSI for Massively Parallel Computer RWC-1

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抄録

我々はすでに超並列計算機RWC-1向け相互結合網として、小次数で高い転送性能を得られるなど超並列向けに好ましい特性を持つ新しい直接のクラスMDCE(Multidimensional Directed Cycles Ensemble extension)を提案している。本稿では、十分な性能を得るためにMDCE網を採用し、さらに効率的な運用を可能にするために空間分割・時間分割などの運用支援機能を取り入れた相互結合網ルータについて検討するとともに、超並列システム構築へのステップとして試作したプロトタイプVLSIの設計内容について報告する。ルータ機能は3チップスライスで実現される。チップは0.6μmルールCMOSゲートアレイで試作され、約17万ゲートの規模を持つ。

We have proposed a low-degree and high-performance interconnection network MDCE (Multidimensional Directed Cycles Ensemble extension) for the massively parallel computer RWC-1. This paper describes the first router VLSI chip realizing three dimensional MDCE networks. We first discuss required functions for effective system management such as partitioning and time-sharing, and many of them are implemented in the router. We then explain the outline of the prototype chip design. A router is realized by cooperating 3 identical chips. The chip has about 174,000 gates and has been designed and fabricated in a 0.6μm CMOS gate array.

収録刊行物

  • 電子情報通信学会技術研究報告. CPSY, コンピュータシステム

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 95(125), 49-54, 1995-06-23

    一般社団法人電子情報通信学会

参考文献:  8件中 1-8件 を表示

被引用文献:  1件中 1-1件 を表示

  • RWC - 1の階層型MDCE網

    横田 隆史 , 松岡 浩司 , 岡本 一晃 , 廣野 英雄 , 坂井 修一

    情報処理学会研究報告計算機アーキテクチャ(ARC) 1995(80(1995-ARC-113)), 81-88, 1995-08-23

    情報処理学会 参考文献7件 被引用文献1件

各種コード

  • NII論文ID(NAID)
    110003180085
  • NII書誌ID(NCID)
    AN10013141
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • データ提供元
    CJP書誌  CJP引用  NII-ELS 
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