FPGA設計用統合環境を用いたASIC設計事例
書誌事項
- タイトル別名
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- An ASIC Design Methodology Using an Integrated Design Tool for FPGAs
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抄録
本稿では, MAX+PLUSII(MAX)でAHDLを用いて設計したASICと, Verilog-HDL, VHDLを用いてDesign Compilerで設計したASICとの性能の比較を行う.MAXを用いてASICの上流設計ができれば, FPGA上に実現された回路をそのままASICにすることができる.ツールの使用法も簡便で, 設計者への初期負担が非常に小さい.学生や社会人のLSI導入教育へも利用できる.設計事例として, 「BCD電卓」, 「教育用マイクロプロセッサKuechip2」を例にあげ, AHDLで設計した回路をASIC向けにリターゲットしても, その性能, 回路面積がVerilog-HDLや, VHDLで設計した回路と遜色ないことを示す.
収録刊行物
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- 電子情報通信学会技術研究報告. CPSY, コンピュータシステム
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電子情報通信学会技術研究報告. CPSY, コンピュータシステム 98 (449), 9-14, 1998-12-11
一般社団法人電子情報通信学会
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詳細情報 詳細情報について
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- CRID
- 1570572702430185088
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- NII論文ID
- 110003180222
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- NII書誌ID
- AN10013141
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- 本文言語コード
- ja
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- データソース種別
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- CiNii Articles