1V 50MHz 10.5mW低消費電力DSPコア  [in Japanese] A 1V, 10.5mW Low Power DSP Core for Mobile Wireless System  [in Japanese]

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Abstract

0.25μmデュアルVtプロセスを用いて1V動作に適したセルライブラリ、SRAM/ROMマクロを準備し、16bit固定小数点DSPを試作した。電源電圧1V,50MHzにおいてPDCハーフレート音声CODECを従来技術のDSPより42%少ない10.5mWの低消費電力で実現した。このDSPにはSRAMにブースト電圧を供給するために変換効率が59%と高くかつ待機時電力が10μWと小さい内部昇圧電源を設け、また外部インターフェースとの接続のためクランプ機能をもち450psと高速な1Vから2.5Vへのレベルコンバーターを組み込んだ。デュアルVt回路により待機時のリーク電力は通常のCMOSと同等に抑えることができた。

We designed a 1 V, 50 MHz, 16-bit DSP core using a 0.25 um Dual Vt Library, SRAM, and Mask ROM tailored for 1V operation. A 1.0 V to 1.5 V voltage up converter with 59% power efficiency and 10 uW sleep power were implemented. We also implemented a 450 ps, 1 V to 2.5 V level converter. A power measurement with a half rate PDC CODEC showed 10.5 mW reduced by 42% of a standard DSP. A dual Vt DSP achieved the same sleep leakage power as that of the high Vt DSP.

Journal

  • IEICE technical report. Image engineering

    IEICE technical report. Image engineering 99(400), 37-42, 1999-10-28

    The Institute of Electronics, Information and Communication Engineers

References:  7

Codes

  • NII Article ID (NAID)
    110003226550
  • NII NACSIS-CAT ID (NCID)
    AN10013006
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09135685
  • NDL Article ID
    4910849
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  NDL  NII-ELS 
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