順序回路の待ち状態に起因するフォールスパスの解析手法

被引用文献1件 参考文献6件
  • 中村 一博
    奈良先端科学技術大学院大学 情報科学研究科
  • 木村 晋二
    奈良先端科学技術大学院大学 情報科学研究科
  • 高木 一義
    奈良先端科学技術大学院大学 情報科学研究科
  • 渡邉 勝正
    奈良先端科学技術大学院大学 情報科学研究科

書誌事項

タイトル別名
  • Waiting False Path Analysis of Sequential Logic Circuits

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抄録

組合せ回路部の正確な遅延解析は, 順序回路の性能を評価する上で非常に重要な問題である.本稿では, 制御回路部の待ち状態によりフォールスとなる最大遅延パスの定式化およびその検出法を提案する.制御回路部に待ち状態がある場合, 待ち状態によってガードされたレジスタ間の経路は, 活性化されても1クロックで実行する必要はない.この待ち状態によるフォールスパスは, レジスタの値の更新周期を求めて, 各レジスタ間の経路で費せるクロック数を解析することにより検出できる.検出手法を実装しISCASベンチマーク回路に適用したところ, 30の順序回路の内15個の回路で待ち状態によるフォールスパスが検出された.

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キーワード

詳細情報 詳細情報について

  • CRID
    1571417127315899776
  • NII論文ID
    110003294564
  • NII書誌ID
    AN10013323
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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