静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの消費電力モデル  [in Japanese] Modeling of Power Consumption for Super-cell Based on Statically Substrate-biased Domino CMOS Circuit  [in Japanese]

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Author(s)

    • 秋濃 俊郎 AKINO Toshiro
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University
    • 永田 真 NAGATA Makoto
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University
    • 吉山 貴典 YOSHIYAMA Takanori
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University

Abstract

静的な基板バイアスを印加して、ソース端子が電圧源及び接地に直接接続する全てのプルアップ/プルダウン・トランジスタを高い閾値電圧にし、低い閾値電圧のNMOSのみを使用し同PMOSは使わない、ドミノCMOS回路を提案した[1, 2, 3]。また、早いタイミング収束を達成するため、配線RC負荷に応じて連続的に変わり得るそのドミノCMOSのスーパーセル・レイアウト構造を提案した[4, 5, 6]。更に、典型的な標準セルとしてAO23(2入力ANDが3並列OR)セルを取り上げ、そのレイアウト構造を再検討し、遅延モデルを再構築した[7]。本稿では、0.35μmプロセスでBSIM3v3モデルによる回路シミュレーション実験により、トランジスタ幅と配線RC負荷及びファンアウト容量負荷の3つの指標を独立変数としたスーパーセルの消費電力モデルを確立する。

We proposed a circuit scheme making the most of pull-up/pull-down transistors with high threshold voltages by static substrate-biases. Here, the source terminals of these transistors were only connected to the base of power supply and ground. We reduced the area of domino CMOS circuits only with NMOS having a low threshold voltage and without its PMOS [1, 2, 3]. Furthermore, in order to achieve a quick timing closure, we proposed the layout architecture of super-cell of the domino CMOS circuits with continuously variable transistor width which can correspond to the output load of interconnection RC [4, 5, 6]. Also, we improved the above layout architecture for AO23(2-input AND/3-paralallel OR) as a typical cell and re-established the delay model [7]. In this paper, we investigate a power consumption model for the super-cell to three independent measures of transistor width, interconnection RC, and fanout capacitance using a circuit simulator based on the BSIM3v3 model of 0.35μm CMOS Process.

Journal

  • Technical report of IEICE. VLD

    Technical report of IEICE. VLD 101(468), 1-6, 2001-11-23

    The Institute of Electronics, Information and Communication Engineers

References:  14

Cited by:  6

Codes

  • NII Article ID (NAID)
    110003295257
  • NII NACSIS-CAT ID (NCID)
    AN10013323
  • Text Lang
    JPN
  • Article Type
    Journal Article
  • ISSN
    09135685
  • NDL Article ID
    6011969
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  CJPref  NDL  NII-ELS 
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