基板電圧印加時の信頼性を考慮した65nmCMOSFETのパワーマネージメント  [in Japanese] Power-aware 65nm Node CMOS Technology Using Variable V_<DD> and Back-bias Control with Reliability Consideration for Back-bias Mode  [in Japanese]

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Author(s)

    • 中原 寧 [他] NAKAHARA Y.
    • NECエレクトロニクス 先端デバイス開発事業部 Advanced Device Development Division, NEC Electronics Corporation
    • 小山 晋 KOYAMA S.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 真壁 昌里子 MAKABE M.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 永瀬 正俊 NAGASE M.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 松田 友子 MATSUDA T.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 坂本 圭司 SAKAMOTO K.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 藤原 秀二 FUJIWARA S.
    • NECエレクトロニクス プロセス技術事業部 Process Technology Division, NEC Electronics Corporation
    • 後藤 啓郎 GOTO Y.
    • NECエレクトロニクス 先端デバイス開発事業部 Advanced Device Development Division, NEC Electronics Corporation
    • 山縣 保司 YAMAGATA Y.
    • NECエレクトロニクス 先端デバイス開発事業部 Advanced Device Development Division, NEC Electronics Corporation
    • 今井 清隆 IMAI K.
    • NECエレクトロニクス 先端デバイス開発事業部 Advanced Device Development Division, NEC Electronics Corporation

Abstract

電源電圧(V_<DD>)と基板電圧(V_B)の制御による高信頼な低電力65nmCMOSFET用パワーマネージメント技術を開発した。CMOSFETの高性能化と低消費電力化のために、3つの動作モード:ハイスピードモード(V_<DD>=1.2V、V_B=0V)、ノミナルモード(V_<DD>=0.9V、V_B=-0.5V)、パワーセーブモード(V_<DD>=0.6V、V_B=-2.0V)を設定した。パワーセーブモードは、ノミナルモードに比べて1桁のスタンバイリーク電流を低減した。一方、ハイスピードモードでは、ノミナルモードに比べて75%電流駆動能力向上を実現した。基板電圧印加時のデバイス信頼性を検討した結果、基板電圧が高いほど、また、ゲート酸窒化膜厚が薄いほどpFETのNBT(Negative Bias Temperature)劣化が顕著になることが分かった。基板電圧印加時のNBT劣化促進の主なメカニズムは、NBT劣化の活性化エネルギーの検討より、Si基板からのホットホール注入によると考えられる。スタンバイモードでは、電源電圧を下げることによりSi基板からのホットホール注入によるNBT劣化を抑制することが重要である。

We have developed a power-aware CMOS technology featuring variable V_<DD> and back-bias control. Three typical operation modes are defined: high-speed mode (V_<DD>=1.2V, V_B=0V), nominal mode (V_<DD>=0.9V, V_B=-0.5V) and power-save mode (V_<DD>=0.6V, V_B=-2.0V). Compared with nominal mode, one order of magnitude reduction of standby leakage current is achieved with power-save mode, while 75% higher drivability is achieved with high-speed mode. Device reliability for back-bias condition was also investigated. With higher back-bias, NBT (Negative Bias Temperature) degradation for pFET is enhanced especially in the case of thinner gate oxide. From activation energy, we believe the dominant mechanism is SHH (Substrate Hot-Hole) injection. Reduced V_<DD> at standby mode drastically alleviates this degradation caused by NBT stress and SHH injection. With appropriate V_<DD> and V_B combination, power-aware 65nm CMOS with sufficient reliability can be achieved.

Journal

  • Technical report of IEICE. SDM

    Technical report of IEICE. SDM 104(249), 37-41, 2004-08-13

    The Institute of Electronics, Information and Communication Engineers

References:  5

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Codes

  • NII Article ID (NAID)
    110003311160
  • NII NACSIS-CAT ID (NCID)
    AN10013254
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09135685
  • NDL Article ID
    7090475
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  NDL  NII-ELS 
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