携帯端末向け低電力H.263コーデックコアのVLSI化設計  [in Japanese] Low Power Implementation of H.263 Codec Core Dedicated to Mobile Computing  [in Japanese]

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Abstract

本論文では低ビットレート画像符号化アルゴリズムH.263用コーデックコアのVLSI化設計について述べる.特に携帯端末での利用を目的として設計された本コアは, コーデックの各処理過程を特定のASICアーキテクチャによって実現する.すなわち, 各演算回路は, 高い符号化効率を達成する符号化オプションをとり入れ, しかも小面積かつ低動力周波数を徹底的に追求する新しいアーキテクチャにより実装した.本コアをトップダウンASIC設計システムCOMPASS Design Tools ver.9を用いてVLSI化設計した結果, 0.35μmCMOS4層メタルテクノロジで4.94mm^2, 15MHz動作時の消費電力は84.18mW(電源電圧3.3V)となった.

Journal

  • The Transactions of the Institute of Electronics,Information and Communication Engineers. A

    The Transactions of the Institute of Electronics,Information and Communication Engineers. A 00081(00010), 1352-1361, 1998-10-25

    The Institute of Electronics, Information and Communication Engineers

References:  23

Cited by:  3

Codes

  • NII Article ID (NAID)
    110003312721
  • NII NACSIS-CAT ID (NCID)
    AN10013345
  • Text Lang
    JPN
  • Article Type
    Journal Article
  • ISSN
    09135707
  • NDL Article ID
    4589674
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-605
  • Data Source
    CJP  CJPref  NDL  NII-ELS 
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