ソースドレイン領域選択成長pチャネルHJFETの試作と評価  [in Japanese] Performance of p-channel HJFET with Selectively Grown Contact Layers  [in Japanese]

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Abstract

ソースドレイン領域をMOMBE p^+-GaAs選択成長で形成したpチャネルHJFETの試作と評価を行った. バリア層として高Al組成(0.75)のi-AlGaAs, チャネル層として2×10^<18>cm^<-3>のp-GaAsを用いた. デバイス特性は, 0.5μmゲート長でgm_<max>=40mS/mm, Vf=-0.9V, BVg=6.0V, f_T=6.8GHz, fmax=8.0GHzであった. 試作したp-ch HJFETから抽出したパラメータと0.5μm n-ch DMTのパラメータから, SPICEを用いてコンプリメンタリ回路の遅延時間と消費電力の検討を行った. その結果n-ch FET とP-ch FETのゲート幅がWn=Wp=10μmの時, 遅延時間(tpd)も消費電力も最小となり, V_<DD>=1.0Vでt_<pd>=120ps, 0.09μW/MHz/gateという値が得られた. これは, GaAsコンプリメンタリICが, きわめて低消費電力であることを示している.

This paper reports on performance of 0.5μm gate p-channel HJFET for GaAs complementary ICs. The device structure consists of i-Al_<0.75>Ga_<0.25>As barrier layer, p-GaAs(2×10^<18>cm^<-3>) channel layer and p^+-GaAs(2×10^<20>cm^<-3>) contact layers. The contact layers were selectively grown by MOMBE. This device achieved gm_<max> of 40mS/mm, Vf of -0.9V, BVg of 6.0V, f_T of 6.8GHz and fmax of 7.0GHz. To estimate GaAs complementary ICs performances, a delay time and power consumption were simulated by SPICE. As a result, t_<pd> of 120ps and 0.09μW/MHz/gate power consumption at V_<DD> of 1.0V were obtained.

Journal

  • Technical report of IEICE. ICD

    Technical report of IEICE. ICD 97(111), 81-87, 1997-06-20

    The Institute of Electronics, Information and Communication Engineers

References:  11

Codes

  • NII Article ID (NAID)
    110003316613
  • NII NACSIS-CAT ID (NCID)
    AN10013276
  • Text Lang
    JPN
  • Article Type
    ART
  • Data Source
    CJP  NII-ELS 
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