VLIWメディアプロセッサD30Vアーキテクチャ

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  • VLIW Mediaprocessor D30V Architecture

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抄録

MPEG2のようなマルチメディア・アプリケーションを実行するためには、プロセッサに高い演算処理能力が要求される。この要求を満たす、2ウェイのVLIWと2ウェイのSIMDアーキテクチャで、250MHz動作時に1.0GOPSを有するメディアプロセッサコアD30Vを開発した。D30Vでは4演算/1クロックサイクルを行う4ステージパイプラインを2本備え、インターロック処理を避けるためにパイプ内とパイプ間で様々なバイパス処理を可能とした。これによりMPEG2のビデオデコード処理の性能を約20%向上させ、ソフトウェアによるリアルタイムデコード処理を可能とした。本報告では、D30Vの命令セットアーキテクチャと、これを実現するパイプラインアーキテクチャーについて説明する。

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キーワード

詳細情報 詳細情報について

  • CRID
    1571980077367860352
  • NII論文ID
    110003316616
  • NII書誌ID
    AN10013276
  • 本文言語コード
    ja
  • データソース種別
    • CiNii Articles

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