レイアウトを考慮したトランジスタサイジングの一手法

• 田中 正和

  松下電器産業株式会社 半導体研究センター

• 福井 正博

  松下電器産業株式会社 半導体研究センター

書誌事項

タイトル別名

• A Transistor Sizing Algorithm Incorporating Layout Information

抄録

レイアウト合成時のトランジスタの拡散領域の容量を精度良く評価して、トランジスタのゲート幅の最適化を行う手法について報告する。従来手法では、拡散の共有化やトランジスタの折り返しといったレイアウト合成時に変化する容量や面積を正確に見積もっていなかった。本手法では、回路性能に大きな影響を与えるトランジスタの拡散領域の共有化の行なわれる箇所をトランジスタの接続関係やゲート幅から推定し、その推定に基づいてレイアウト合成時の拡散領域の容量をより正確に見積り、定式化し、最適なトランジスタサイズの決定に用いるものである。本手法によるクリティカルパス遅延の最適化では、最大10%の改善効果が得られた。

収録刊行物

• 電子情報通信学会技術研究報告. ICD, 集積回路

  電子情報通信学会技術研究報告. ICD, 集積回路 96 (558), 31-38, 1997-03-07

  一般社団法人電子情報通信学会

キーワード

• トランジスタ
• サイジング
• レイアウト
• 拡散共有
• 遅延
• 容量
• 最適化

詳細情報

• CRID: 1571698602390531968
• NII論文ID: 110003316777
• NII書誌ID: AN10013276
• 本文言語コード: ja
• データソース種別:
  • CiNii Articles