静的基板バイアス印加ドミノCMOS回路に基づくスーパーセルの設計 : 連続可変なトランジスタ幅の組み合せ論理セル  [in Japanese] Super-cell Design Based on Statically Substrate-biased Domino CMOS Circuit : Combinational Logic Cell with Continuously Variable Transistor Width  [in Japanese]

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Author(s)

    • 高橋 博宣 TAKAHASHI Hironobu
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University
    • 堺 芳信 SAKAI Yoshinobu
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University
    • 秋濃 俊郎 AKINO Toshiro
    • 近畿大学 生物理工学部 電子システム情報工学科 Department of Electronic System and Information Engineering, School of Biology-Oriented Science and Technology, Kinki University

Abstract

ソース端子が電圧源及び接地と接続する全てのプルアップ/プルダウン・トランジスタに静的な基板バイアスを印加したSSDCMOS (Statically Substrate-biased Domino CMOS)回路方式を提案した。この方式に基づき、配線RC負荷に応じて駆動インバータや他のトランジスタ寸法を決めるスーパーセルのレイアウト・アーキテクチャを提案している。本論文では、0.35μmプロセスの実測値に合わせたBSIM3v3モデル・パラメータを使った回路シミュレーションにより、高速化と低消費電力のバランスを意図して設計したAO124回路で、同等なスタティックCMOS回路に対して、面積と遅延時間及び消費電力を比較評価した。ソース端子で取り囲まれた長方形のトランジスタ幅がW=66λ(λ=0.175μm)の時、面積で57%、遅延時間で94%、消費電力で79%に削減した。

A statically substrate-biased Domino CMOS (SSDCMOS) circuit scheme having the pull-up/pull-down transistors with high threshold voltages, of which the source terminals are only connected to the base of the power supply source and ground. was proposed. Being based on this circuit, the super-cell layout architecture with a continuously variable transistor width, which corresponds to the load of the output interconnection RC, has been proposed. In this paper, we study the performance of AOI24 logic cell that is designed with the intention of balance on high speed and low prover. In this paper, we compare it to its equivalent static CMOS circuit, by using a circuit simulator based on the BSIM3v3 model of 0.35μm CMOS process. When the width of a rectangular transistor being surrounded by the source terminal is 66λ (λ=0.175μm), the area of AOI24 logic cell can be reduced to 57%, the delay time of that to 94%, and the power consumption to 79%.

Journal

  • Technical report of IEICE. ICD

    Technical report of IEICE. ICD 100(647), 15-20, 2001-03-01

    The Institute of Electronics, Information and Communication Engineers

References:  9

Codes

  • NII Article ID (NAID)
    110003317805
  • NII NACSIS-CAT ID (NCID)
    AN10013276
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09135685
  • NDL Article ID
    5735454
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  NDL  NII-ELS 
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