算術分解を用いた基数変換回路の構成法  [in Japanese] Design of Radix Converters Using Arithmetic Decomposition  [in Japanese]

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Author(s)

    • 笹尾 勤 SASAO Tsutomu
    • 九州工業大学 情報工学部 電子情報工学科 Department of Computer Sciencece and Electronics, Kyushu Institute of Technology
    • 松浦 宗寛 MATSUURA Munehiro
    • 九州工業大学 情報工学部 電子情報工学科 Department of Computer Sciencece and Electronics, Kyushu Institute of Technology

Abstract

デジタル信号処理用の算術演算回路などでは,基数が2以外の論理回路を用いて,高速かつコンパクトな回路を実現する場合がある.この場合,基数変換回路が必要であるが,一般には複雑な回路となる.本論文では,p進数を2進数に変換する基数変換回路の構成法を提案する.本構成法では,算術分解と呼ぶ新しい方法を用いる.また,FPGA(Field Programmable Gate Array)上に基数変改回路を実現したときのハードウェア量と性能の比較を行う.

In arithmetic circuits for digital signal processing, radixes other than two are often used to make circuits faster. In such cases, radix converters are necessary. However, in general, radix converters tend to be complex. This paper considers design methods for p-nary to binary converters. It introduces a new design technique called arithmetic decomposition. It also compares the amount of hardware and performance of radix converters implemented on FPGAs.

Journal

  • IEICE technical report

    IEICE technical report 106(198), 61-66, 2006-07-25

    The Institute of Electronics, Information and Communication Engineers

References:  10

Codes

  • NII Article ID (NAID)
    110004822621
  • NII NACSIS-CAT ID (NCID)
    AA11645397
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09135685
  • NDL Article ID
    8047787
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  NDL  NII-ELS 
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