走行時パワーゲーティングを適用した低消費電力乗算器のアーキテクチャ設計  [in Japanese] Architecture Design for Low-Power Multiplier applying Run time Power Gating  [in Japanese]

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Author(s)

    • 香嶋 俊裕 KASHIMA Toshihiro
    • 芝浦工業大学大学院 工学研究科 電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology
    • 武田 清大 TAKEDA Seidai
    • 芝浦工業大学大学院 工学研究科 電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology
    • 大久保 直昭 OHKUBO Naoaki
    • 芝浦工業大学大学院 工学研究科 電気電子情報工学専攻 Graduate School of Engineering, Shibaura Institute of Technology

Abstract

近年、集積回路の微細化により、リーク電力が急増している。消費電力を低減するためにはダイナミック電力、待機時リーク電力だけでなく、動作時リーク電力を低減することが重要になる。本稿では、32bit×32bit乗算器において、被演算データに対して上位16bitのオールゼロ検出を行うことにより、細粒度でのパワーゲーティングを行う動作時スリープ方式を提案し、設計を行った。また、シミュレーションによる乗算命令におけるオペランドの値の解析を行った。解析を行った結果、32bit×32bitの全ての桁を使う場合は少なく、被演算データがともに上位16bitがオールゼロ、または片方がオールゼロとなる頻度が多いことが明らかとなった。

Leakage power of the integrated circuit is increasing rapidly with the transistor scaling. This paper describes a fine-grained runtime power gating technique to reduce active leakage power of a 32bit×32bit multiplier. By detecting all zeroes of higher 16-bit inputs, we dynamically turn off power switches for the circuit portions of the multiplier. We analyzed the value of operands in multiply instructions by simulation. We found that all zeros appear at the higher 16-bits of either or both operands at more than 80% probability in multiply instructions.

Journal

  • SLDM

    SLDM 127, 139-144, 2006-11-28

    Information Processing Society of Japan (IPSJ)

References:  6

Cited by:  2

Codes

  • NII Article ID (NAID)
    110005716543
  • NII NACSIS-CAT ID (NCID)
    AA11451459
  • Text Lang
    JPN
  • Article Type
    Journal Article
  • ISSN
    09196072
  • NDL Article ID
    8570791
  • NDL Source Classification
    ZM13(科学技術--科学技術一般--データ処理・計算機)
  • NDL Call No.
    Z14-1121
  • Data Source
    CJP  CJPref  NDL  NII-ELS 
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