90-nm CMOS技術による多段階読出し方式を用いた128-Kbit, 16ポートSRAMの設計  [in Japanese] A 128-Kbit, 16-Port SRAM Design with Multi-Stage-Sensing Scheme in 90-nm CMOS Technology  [in Japanese]

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Abstract

90-nm CMOS技術で2.5mm角チップにて,8-Read/8-Whte,128Kbit SRAMを試作した.メモリセルには,Static Noise Marginの問題のないレジスタファイル型の読出し/書込み分離型2ポートSRAMセルを用いた.更に,メモリアクセスのパイプライン化と読出しアクセスパスの多段化を採用することにより,高周波数での動作を可能とし,消費電力123mW@1.2GHz,最大0.6Tbpsのランダムアクセスバンド幅,及び,従来の多ポートメモリセル型の約1/17の小面積を実現した.

A 8-read, 8-write port, 64-Kbit, 32-bit word-length SRAM design with multi-bank architecture is reported. Using a 2-stage-pileline, a multi-stage-sensing scheme and a 2-port SRAM cell, high speed and high stability access is achieved simultaneously. The fabricated test chip in 90-nm CMOS technology features 1.2GHz maximum clock frequency, 0.91mm^2 Si-area, 0.6 Tbps random-access bandwidth, and 123mW power dissipation at 1.2GHz. In comparison with a previously reported 16-port SRAM, a bit-area reduction by an order of magnitude is achieved.

Journal

  • IEICE technical report

    IEICE technical report 107(194), 149-154, 2007-08-16

    The Institute of Electronics, Information and Communication Engineers

References:  9

Codes

  • NII Article ID (NAID)
    110006391860
  • NII NACSIS-CAT ID (NCID)
    AN10013254
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09135685
  • NDL Article ID
    8896141
  • NDL Source Classification
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL Call No.
    Z16-940
  • Data Source
    CJP  NDL  NII-ELS 
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