パワーゲーティング技術における製造ばらつきの回路特性への影響  [in Japanese] Analytical Delay Variation Analysis for Power-Gated Circuits Under Process Variation  [in Japanese]

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Abstract

プロセス微細化に伴って増加するリーク電流を低減して低消費電力化を図るため,動作していない回路の電源をスイッチにより選択的に遮断するパワーゲーティング技術が提案されている.一方で,回路特性に対する製造ばらつきの影響が顕著となり,ばらつきを考慮した回路設計手法が必要となっている.本論文では,電源遮断スイッチを用いる回路においてトランジスタの特性ばらつきが回路特性,特に遅延時間ばらつきに与える影響について議論する.電源遮断スイッチを含めた回路中の全てのトランジスタのばらつきを考慮するときの回路遅延とその分散を求める式を導く.モンテカルロ・シミュレーションとの地較により,提案する式が遅延分散の電源スイッチサイズ依存性等を適切に表現することを確認した.導出した式は,電源遮断スイッチの有無による遅延時間ばらつきの高速な見積りやばらつき考慮のスイッチサイズ最適化等に利用できる.

Subthreshold leakage current of transistors has been increasingly becoming larger as the miniaturization of their size. Power gating concept, which utilize sleep transistor to selectively shut off power supplies of inactive circuit blocks, is considered to be one of a promising techniques to reduce power consumption of an LSI. The device size scaling, on the other hand, increased the impact of device parameter variations on circuit performance. This paper discusses combined influence of device parameter variation on delay characteristic of power-gated circuits. Analytical equations which evaluate delay variance of logic gates is derived using simple MOSFET current models. Monte-Carlo simulations demonstrate that the proposed equations correctly capture virtual ground voltage, circuit delay, and delay variation of switch-transistor size dependency, etc. The proposed equations can be suitably used for switch size optimization considering device variation.

Journal

  • 情報処理学会研究報告. SLDM, [システムLSI設計技術]

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 131, 37-42, 2007-10-26

    Information Processing Society of Japan (IPSJ)

References:  7

Codes

  • NII Article ID (NAID)
    110006452847
  • NII NACSIS-CAT ID (NCID)
    AA11451459
  • Text Lang
    JPN
  • Article Type
    ART
  • ISSN
    09196072
  • NDL Article ID
    9256928
  • NDL Source Classification
    ZM13(科学技術--科学技術一般--データ処理・計算機)
  • NDL Call No.
    Z14-1121
  • Data Source
    CJP  NDL  NII-ELS 
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