FPGA基板を用いたモンテカルロ碁の高速化 Acceleration of Monte-Carlo Go by FPGA-based Hardware

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抄録

モンテカルロ碁において,プレイアウトの実行には時間がかかる.これまでFPGA上にプレイアウト回路を実装することによって高速化するという試みはなされてきたが,FPGA内の資源の使用率が非常に高く,高速なプレイアウトを実現することは難しかった.本論文では囲碁のルールに特化したプレイアウト処理の並列化アルゴリズムTLPG(Triple Line-based Playout for Go)を提案し,9路盤用および19路盤用のプレイアウト回路をFPGA内に実装した.プレイアウトの高速化を行い,シミュレータ上で9路盤において毎秒13104プレイアウト,19路盤において毎秒2055プレイアウトの実行速度であった.また実際に計算機上で実行させたGNU Goと対戦させ,FPGA上のTLPGによるプレイアウトを評価した.

In the monte-carlo simulation of Go, it takes time to run playouts. There were attempts of accelerating by implementing circuits for playout on FPGA, but it is difficult to realize high-speed playouts because of high utilization of resources in a FPGA. In this paper, we propose an algorithm, Triple Line-based Playout for Go (TLPG) to accelerate playouts for the monte-carlo tree search for computer-go game. We implemented the playout logics on FPGA for 9x9 and 19x19 boards. With the optimizations, We achieved 13104playouts/sec in 9x9 and 2055playouts/sec in 19x19 board in simulation. By making games with GNU Go on a host Computer, We evaluation the playouts of TLPG.

収録刊行物

  • 電子情報通信学会技術研究報告. CPSY, コンピュータシステム

    電子情報通信学会技術研究報告. CPSY, コンピュータシステム 109(168), 55-60, 2009-07-28

    一般社団法人電子情報通信学会

参考文献:  5件中 1-5件 を表示

各種コード

  • NII論文ID(NAID)
    110007358827
  • NII書誌ID(NCID)
    AN10013141
  • 本文言語コード
    JPN
  • 資料種別
    ART
  • ISSN
    09135685
  • NDL 記事登録ID
    10349850
  • NDL 雑誌分類
    ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
  • NDL 請求記号
    Z16-940
  • データ提供元
    CJP書誌  NDL  NII-ELS 
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