タイミング歩留まり改善を目的とする演算カスケーディング

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  • 渡辺, 慎吾
    九州工業大学大学院情報工学研究科情報科学専攻
  • 橋本, 昌宜
    大阪大学大学院情報科学研究科情報システム工学専攻
  • 佐藤, 寿倫
    福岡大学工学部電子情報工学科,九州大学,独立行政法人科学技術振興機構，CREST

書誌事項

タイトル別名
  • Cascading ALU Operations for Improving Timing Yield (in japanese)'', IPSJ Transactions on Advanced Computing Systems
  • タイミング ブドマリ カイゼン オ モクテキ ト スル エンザン カスケーディング

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抄録

半導体製造プロセスの微細化が進展するにつれ，製造ばらつきの拡大という深刻な問題が顕在化している．それによりトランジスタの特性ばらつきが増大し，タイミング歩留まりの悪化が懸念されている．我々は回路遅延の統計的性質に着目し，演算をカスケーディング実行して演算器の遅延ばらつきを縮小することを検討している．本稿では，演算器の統計的遅延解析とプロセッサ性能の評価とから，演算カスケーディングのタイミング歩留まり改善に対する効果を調査する．その結果，ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見を得た．

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