予測機構を持つルータを用いた低遅延チップ内ネットワークに関する研究

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  • ヨソク キコウ オ モツ ルータ オ モチイタ テイチエン チップ ナイ ネットワーク ニ カンスル ケンキュウ
  • A Low-latency Network-on-chip Using Predictive Routers

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チップ内ネットワークはパケット処理を行うルータを多数用いることで，高スケーラビリティ，高スループットを実現している．しかし，ルータ構造はルーティング計算，仮想チャネル，クロスバなどの複雑な内部処理を行うため，リピータバッファを用いた従来のバス構造に比べて転送遅延が増大する．そこで，本稿では，(1)チップ内ネットワークにおいてパケットの転送遅延を削減するために，予測機構を持つルータを適用することを提案し，(2)遅延，スループット，ハードウェア量，消費エネルギーの側面から複数の予測アルゴリズムを用いたシミュレーション評価を行う．評価結果より，単純な予測アルゴリズムを持つ予測機構の導入により，ハードウェア量は20%，エネルギーは26%の増加となるが，無負荷時のパケットの遅延は既存のワームホールネットワークに比べ最大32%の削減を達成した．また，単純な予測アルゴリズムを用いることで，予測が100%成功する理想的なネットワークの遅延に比べて7.4%の増加にとどめることができることが分かった．

Network-on-chip achieves both high scalability and high throughput, by using a large number of packet routers. However, every router performs internal complicated operations, such as routing computation, virtual-channel and crossbar allocation, that increase the packet latency, compared with traditional bus structure with repeater buffers. In this paper, (1) we propose to apply predictive routing algorithms into network-on-chip in order to reduce the packet latency, and (2) we evaluate its latency, throughput, the amount of hardware, and energy. Evaluation results show that a simple prediction algorithm reduces by up to 32% the unloaded packet latency, compared with that of a conventional wormhole network, although the prediction mechanism increases by 20%, and 26% the amount of hardware and energy, respectively. The simple prediction algorithm increases only by 7.4% the packet latency comapred with that of an ideal packet network where all predictions succeed.

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