低遅延オンチップネットワークのための予測ルータの評価

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タイトル別名
  • テイチエン オンチップネットワーク ノ タメ ノ ヨソク ルータ ノ ヒョウカ
  • Evalutions of Prediction Router for Low-latency On-chip Networks

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抄録

近年のメニーコア・アーキテクチャでは，コア間の通信遅延がアプリケーションに与える影響がますます大きくなってきている．コア間の通信遅延を減らすために我々は予測機構を用いた低遅延ルータを提案してきた．予測ルータでは，次のパケット転送で使われるであろう出力チャネルを予測し，パケット到着前にアービトレーションを完了させておく．予測が当たれば，最短 1サイクルでフリットを転送できるため，ヒット率の高い予測アルゴリズムを選択することが低遅延化の鍵である．予測ルータでは複数の予測アルゴリズムを装備し，通信パターンに応じて予測アルゴリズムを選択することで，幅広いアプリケーションの低遅延化を狙う．本論文では，ネットワーク環境ごとにどのような予測アルゴリズムが適しているかを示すため，予測ルータを 4 種類のメニーコア・アーキテクチャに適用する．4 種類の case study ごとに予測ルータを 65nm プロセスを用いて実装し，面積，消費エネルギー，予測アルゴリズムごとの予測ヒット率，通信遅延を評価することで，予測ルータによる低遅延化とそのオーバヘッドを明らかにする．

To reduce the communication latency on recent many-core architectures, we have proposed a low-latency router architecture that predicts an output channel being used by the next packet transfer and speculatively completes the switch arbitration. In the prediction routers, incoming packets are transferred without waiting the routing computation and switch arbitration if the prediction hits. Thus, the primary concern for reducing the communication latency is to select the prediction algorithm that offers a high hit rate in a given network. The prediction routers support multiple prediction algorithms and select one of them in response to the traffic pattern in order to accelerate wider range of applications. To investigate the optimal prediction algorithm for a given network, the prediction router architecture is applied to four many-core architectures. For each case study, the prediction routers are designed with a 65 nm CMOS process and evaluated in terms of the area, energy, prediction hit rate, and communication latency. This paper shows their latency reduction and their area- and energy-overhead.

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