CMPにおけるオンチップルータの細粒度パワーゲーティングの評価

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  • CMP ニ オケル オンチップルータ ノ サイリュウド パワーゲーティング ノ ヒョウカ
  • Evaluations of Fine-grained Power-gating of On-chip Router for CMPs

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抄録

本論文では，オンチップルータ内の様々な部品（仮想チャネルバッファ，クロスバ，出力ラッチなど）への電力供給を個別にオンオフできる細粒度パワーゲーティングルータを評価する．実際にパケット転送中の部品のみに電力を供給することで，オンチップネットワークのリーク電力を最小限に抑えることができる半面，スリープ中の回路に電力を供給してから動作可能になるまでに一定のウェイクアップ遅延がかかるため，パワーゲーティングによってアプリケーション性能が悪化したり，ウェイクアップ操作によって消費エネルギーが増えたりするという問題点がある．そこで，本論文では65,nmプロセスを用いて細粒度パワーゲーティングルータを実装し，各部品のSPICEレベルシミュレーションによってウェイクアップ遅延とエネルギーオーバヘッドを見積もる．そのうえで，実際のCMPを想定したフルシステムシミュレータ上で細粒度パワーゲーティングルータを評価したところ，CMPの動作周波数が1,GHzの場合，アプリケーション性能が4.0%低下したが，アプリケーション動作時のリーク電力をオーバヘッド電力を差し引いても59.3%削減できた．

This paper evaluates a fine-grained run-time power gating of on-chip router, in which power supply to each router component (e.g., VC buffer, crossbar MUX, and output latch) can be individually controlled. As only the router components which are just transferring a packet are activated, the leakage power of the on-chip network can be reduced to the near-optimal level. However, a certain amount of wakeup latency is required to activate the sleeping components, and thus the application performance will be degraded. Also, a certain amount of overhead energy is consumed for the wakeup operation. In this paper, we estimate the wakeup latency and the overhead energy for each component based on SPICE-level simulations using a 65nm process. The fine-grained power gating router is evaluated in terms of the application performance and leakage power. The results show that it reduces the leakage power by 59.3%, at the expense of 4.0% performance penalty when we assume a 1GHz operation.

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