Design of a low error LUT-based truncated multiplier

• Van-Phuc Hoang

• 範 公可

書誌事項

タイトル別名

• Design of a low error LUT based truncated multiplier
• 低エラーのLUTによる打切り乗算器の設計
• 集積回路
• シュウセキ カイロ

収録刊行物

• 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

  電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 110 (344), 159-162, 2010-12

  東京 : 電子情報通信学会

キーワード

• LUT
• 打切り乗算器
• 小面積
• FPGA
• LUT-based computation
• truncated multiplier
• low area digital hardware

詳細情報

• CRID: 1520290884201203712
• NII論文ID: 110008676432
• NII書誌ID: AA1123312X
• ISSN: 09135685
• NDL書誌ID: 10937387
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I10937387
• 本文言語コード: en
• NDL 雑誌分類:
  • ZN33(科学技術--電気工学・電気機械工業--電子工学・電気通信)
• データソース種別:
  • NDL
  • CiNii Articles