タイミング・フォールト耐性を持つOut-of-Orderプロセッサ

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  • タイミング ・ フォールト タイセイ オ モツ Out-of-Order プロセッサ
  • Timing-Fault-Tolerant Out-of-Order Processor

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半導体プロセスの微細化にともなって増大するランダムばらつきに対する対策の 1 つに，タイミング・フォールトを動的に検出/回復する技術がある．しかし既存の回復技術は，単純なスカラ・プロセッサにしか対応することができなかった．本稿では，複雑な out-of-order スーパスカラ・プロセッサにも対応できる回復技術を提案する．Out-of-order スーパスカラ・プロセッサでは特に，リオーダ・バッファ （ROB） やロード/ストア・キュー （LSQ） の内部で発生するフォールトへの対処が問題となる．そのためまず，out-of-order スーパスカラ・プロセッサのコミット周りを詳細に検討した．コミットの PNR（Point-of-No-Return） という概念を導入し，コミットの開始ではなく， PNR を通過することが命令のコミットであるという設計規約を設けた．そのうえで，通常は LSQ の内部にあるストア・バッファを PNR の下流へと別体化する．そして，フォールト発生時には，PNR の上流を初期化することによってフォールトの影響を取り除く．これらのことによって，ROB/LSQ を含む，PNR より上流のいかなる部分に発生するフォールトにも対応できるようになる．ストア・バッファを LSQ から別体化することによってコミットの遅延が伸びるが，それによる IPC の低下は平均で 0.7% と，十分に低いことを確認した．

A decrease of the feature size of LSIs leads to an increase of the effect of random variation. Techniques that detect and recover from timing faults can solve this problem. Existing techniques, however, can only be applied to simplest scalar processors. This paper proposes a new technique that can be applied to complex out-of-order superscalar processors. The point is how to handle the faults that occurs inside of the Reorder Buffer (ROB) and the Load/Store Queue (LSQ). We examine these commitment modules in detail, introduce the notion of Point-of-No-Return (PNR), and make a more general design rule that says not start of the commitment but passing through PNR is the actual commitment of an instruction. Then, we separate the store buffer from inside of the LSQ to below the PNR. And, the effect of the faults is removed by initializing the pipeline above the PNR. This scheme enables handling of faults that occurs any part above the PNR including the ROB and the LSQ. The latency of the commitment is prolonged by the separate store buffer. However, the simulation results show that IPC degradation caused by it is no more than 0.7% on average.

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