可変パイプラインのローカルなパルス生成による低消費エネルギー化手法 Local pulse generation in variable stages pipeline designs for low energy consumption

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著者

    • 史 又華 Youhua Shi
    • 早稲田大学大学院基幹理工学研究科 Grad. of Science and Engineering, Waseda University
    • 宇佐美 公良 Kimiyoshi Usami
    • 早稲田大学大学院基幹理工学研究科|芝浦工業大学工学部情報工学科 Grad. of Science and Engineering, Waseda University | Dept. of Information Science and Engineering, Shibaura Insititute of Technology

抄録

モバイル端末において性能向上による消費エネルギーの増加が問題となっており,様々な低消費エネルギー化手法が提案されている.その一つである可変パイプライン段数 (Variable Stages Pipeline:VSP) では,LDS-cell (Latch D-FF Selector cell) という特殊なセルを用いてグリッチを緩和することができる.しかし,クロックが Low のときに発生するグリッチに対しては緩和できないという問題があった.本稿では既存の可変パイプライン段数手法に対し,LE(Low Energy) モード時にクロックゲーティングを適用し,ローカルなパルス生成によりデータパス上のグリッチを更に抑制し,消費エネルギーを削減する手法を提案する.実際に乗算器に提案手法を実装し,従来の VSP と比較して 3.08%消費エネルギーを削減することができた.The increase of energy consumption due to improved performance has become a problem in the mobile terminal, and various low energy design techniques have been proposed. Variable Stages Pipeline(VSP) technique is one of them, which can reduce glitches by using a special LDS-cell(Latch D-FF selector-cell). However, glitches that occur during the low clock phase will still be propagated to next stages. In this paper, we propose a method for variable stages pipeline designs by applying local pulse generation and clock gating in LE mode for further energy reduction. We implemented the proposed method to a multiplier and experimental results show that the energy is reduced by 3.08% when compared to conventional VSP.

The increase of energy consumption due to improved performance has become a problem in the mobile terminal, and various low energy design techniques have been proposed. Variable Stages Pipeline(VSP) technique is one of them, which can reduce glitches by using a special LDS-cell(Latch D-FF selector-cell). However, glitches that occur during the low clock phase will still be propagated to next stages. In this paper, we propose a method for variable stages pipeline designs by applying local pulse generation and clock gating in LE mode for further energy reduction. We implemented the proposed method to a multiplier and experimental results show that the energy is reduced by 3.08% when compared to conventional VSP.

収録刊行物

  • 研究報告システムとLSIの設計技術(SLDM)

    研究報告システムとLSIの設計技術(SLDM) 2014-SLDM-167(2), 1-6, 2014-09-25

    一般社団法人情報処理学会

各種コード

  • NII論文ID(NAID)
    110009822996
  • NII書誌ID(NCID)
    AA11451459
  • 本文言語コード
    JPN
  • 資料種別
    Technical Report
  • ISSN
    09196072
  • データ提供元
    NII-ELS  IPSJ 
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