クロックグリッチに基づく故障解析に耐性を持つAES暗号回路 AES Encryption Circuit against Clock Glitch based Fault Analysis

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抄録

近年,暗号回路への攻撃手法として,故障解析が脅威となっている.回路への故障の発生方法には,レーザー照射や電圧変動,クロックグリッチなどの方法があるが,実装や制御の容易性からクロックグリッチが注目されている.対策手法として,回路を三重化して比較する空間冗長化手法や,同じ処理を 2 回行って比較する時間冗長化手法が存在する.しかし,これらの手法は面積オーバーヘッド或いは時間オーバーヘッドが大きいという問題点がある.本稿では,故障解析の誘因となるクロックグリッチを高速に検出可能で,面積オーバーヘッドを 4.9% に抑えた AES 暗号回路を提案する.

Recently, fault analysis has attracted a lot of attentions as a new kind of side channel attack methods, in which malicious faults are generally injected by attackers through clock glitch generation, voltage change, or laser manipulation during the execution of a crypto circuit. As existing countermeasures against fault analysis, area-redundant and time-redundant methods have been proposed. However they will cause large area overhead or time overhead. Therefore, in this paper, we proposed an AES circuit design that can detect timing faults caused by malicious clock glitches. Experimental results show that the proposed method can detect 100% timing faults at only 4.9% post-layout area overhead.

収録刊行物

  • 情報処理学会研究報告. SLDM, [システムLSI設計技術]

    情報処理学会研究報告. SLDM, [システムLSI設計技術] 2015-SLDM-171(10), 1-5, 2015-05-07

    一般社団法人情報処理学会

キーワード

各種コード

  • NII論文ID(NAID)
    110009893651
  • NII書誌ID(NCID)
    AA11451459
  • 本文言語コード
    JPN
  • ISSN
    09196072
  • データ提供元
    NII-ELS 
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