A-3-1 FPGA向けフロアプラン指向高位合成手法のための配線遅延モデリング(A-3.VLSI設計技術,一般セッション)  [in Japanese] A-3-1 Interconnection Delay Modeling for Floorplan-Driven High-Level Synthesis Targeting FPGAs  [in Japanese]

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Author(s)

    • 藤原 晃一 Fujiwara Koichi
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Department of Computer Science and Communications Engineering, Waseda University
    • 柳澤 政生 Yanagisawa Masao
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Department of Computer Science and Communications Engineering, Waseda University
    • 戸川 望 Togawa Nozomu
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Department of Computer Science and Communications Engineering, Waseda University

Journal

  • Proceedings of the IEICE General Conference

    Proceedings of the IEICE General Conference 2015年_基礎・境界, 80, 2015-02-24

    The Institute of Electronics, Information and Communication Engineers

Codes

  • NII Article ID (NAID)
    110009944263
  • NII NACSIS-CAT ID (NCID)
    AN10471452
  • Text Lang
    JPN
  • Data Source
    NII-ELS 
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