4ビット並列ビットスライスALUの設計と評価 (超伝導エレクトロニクス)  [in Japanese] Design and Evaluation of the 4-bit Parallel Bit-Slice-ALU  [in Japanese]

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Abstract

これまで実証されたSFQマイクロプロセッサでは、ビットシリアル処理が用いられてきた。マイクロプロセッサのさらなる性能向上のため、ビットスライス処理が回路の複雑さを緩和しながらSFQ回路の高いスループットを生かした回路として期待されている。本稿では、スライス幅が4ビットのビットスライス処理に基づく算術論理演算装置(ALU)をAIST 10kA/cm^2 Nbアドバンストプロセス2(ADP2)を用いて試作を行い、高速試験での動作実証に成功したので報告する。

In our demonstrated SFQ microprocessor design, a bit serial architecture has been used up to now. In order to increase the performance of the microprocessor, we designed a bit-slice adder as we kept introduction of bit-slice architecture in mind. In this paper, we report design of a 4-bit parallel bit-slice ALU using AIST 10 kA/cm^2 niobium advanced process, and demonstration of its high-speed operation.

Journal

  • Technical report of IEICE. SCE

    Technical report of IEICE. SCE 114(147), 7-12, 2014-07-23

    The Institute of Electronics, Information and Communication Engineers

Codes

  • NII Article ID (NAID)
    110009946817
  • NII NACSIS-CAT ID (NCID)
    AN10012885
  • Text Lang
    JPN
  • ISSN
    0913-5685
  • NDL Article ID
    025634006
  • NDL Call No.
    Z16-940
  • Data Source
    NDL  NII-ELS 
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