ALUカスケーディングと3-wayインオーダ実行を併用したメニーコア向けプロセッサ・コアの検討 (コンピュータシステム)  [in Japanese] Study of Processor Core for Many-core Architecture Combining ALU Cascading and 3-way In-order Execution  [in Japanese]

Search this Article

Author(s)

Abstract

メニーコア・プロセッサに採用されるプロセッサ・コアは面積/エネルギー性能比の良さから高性能組み込みプロセッサ・コアの流用した2-wayインオーダ実行が多い.しかしながら,近年の高性能組み込みコアは性能向上を目的として2-wayアウトオブオーダ実行に拡張される傾向にあるが,アウトオブオーダ実行に付随する回路が必要となるため,面積/エネルギー性能比が落ちることが考えられる.本論文ではインオーダ実行を拡張する形で,メニーコア・プロセッサに向けた面積/エネルギー性能比の良いプロセッサ・コアについて検討を行った.一般的に,データ依存によって3wayインオーダ実行の有効性はほぼ無いことが知られているが,近年のプロセッサでは回路として動作可能なクロック周波数の上限を使うことが少ないことを考え,1クロック・サイクル中に複数のALU演算を行うALU cascadingを用いることでこの制限を打破する.提案の有用性を確認するため,SPEC CPU 2000の整数ベンチマークを用いて提案するALU cascadingを用いた3-wayインオーダ実行と2-wayアウトオブオーダ実行の性能を比較した.インオーダ実行によって,アウトオブオーダ実行で必要となるパイプライン・ステージが不要となり,提案構成のパイプライン段数が2段削減された場合,提案構成の方が性能が高くなることが確認できた.

Recent many-core processor frequently utilizes 2-way in-order execution core which is diverted from high-performance embedded processor core due to good area / energy efficiency. However, current high-performance embedded processor core aims to extend itselfto 2-way out-of-order execution for performance. But it requires additional circuit required for out-of-order execution so that it degrades area / energy efficiency. In this paper, we discuss area / energy efficient processor core which is derived from in-order execution extension. Generally, there's almost no effectiveness in 3-way in-order execution because the effectiveness is limited by data dependency. We consider to break this limitation by utilizing ALU cascading which executes several ALU arithmetic in one clock cycle. ALU cascading cannot apply around upper bound of operatable clock frequency, but current processor infrequently utilize upper bound of operatable clock frequency so that we thought there's enough application chance. To confirm effectiveness of the proposal, we compared processor performance among proposed 3-way in-order execution with ALU cascading and 2-way out-of-order execution under SPEC CPU 2000 integer benchmarks. We confirmed that the proposal gives better performance compared to 2-way out-of-order if the proposed core has 2 stage shorter pipeline due to in-order execution.

Journal

  • IEICE technical report. Computer systems

    IEICE technical report. Computer systems 114(242), 37-42, 2014-10-10

    The Institute of Electronics, Information and Communication Engineers

Codes

  • NII Article ID (NAID)
    110009959218
  • NII NACSIS-CAT ID (NCID)
    AN10013141
  • Text Lang
    JPN
  • ISSN
    0913-5685
  • NDL Article ID
    025920146
  • NDL Call No.
    Z16-940
  • Data Source
    NDL  NII-ELS 
Page Top