タイミングエラーへの耐性を持つフリップフロップ設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地) Design of Flip-Flop with Timing Error Tolerance

この論文をさがす

著者

    • 史 又華 SHI Youhua
    • 早稲田大学大学院基幹理工学研究科 Grad. of Science and Engineering, Waseda University
    • 宇佐美 公良 USAMI Kimiyoshi
    • 早稲田大学大学院基幹理工学研究科:芝浦工業大学工学部情報工学科 Grad. of Science and Engineering, Waseda University:Dept. of Information Science and Engineering, Shibaura Insititute of Technology

抄録

集積回路の微細化の影響により,回路のばらつきが大きくなっており,設計に必要な電源電圧やクロック周波数のマージンが増大している.マージンの緩和のため,タイミングエラーへの耐性を持つ回路の構造が盛んに研究されている.本稿では,フリップフロップの動作とラッチの動作を動的に切り替えることによりタイミングエラー耐性を実現するTime Borrowing Flip-Flop(TBFF)のトランジスタレベルの構造を2通り提案した.また,HSPICEシミュレーションによる評価を行い,従来手法と比較して消費エネルギーを最大20.6%削減できることを示した.

Under the influence of the miniaturization of the integrated circuit, the variation of the operation condition of the circuit becomes bigger, and margins of the supply voltage and the clock frequency necessary for a design increase. For the mitigation of the margin, the structure of the circuit with the timing error tolerance is studied flourishingly. In this paper, we propose two new Time Borrowing Flip-Flops (TBFF) in transistor level to realize timing error tolerance by switching from flip-flop to latch dynamically. HSPICE simulation results show that the proposed TBFF can achieve up to 28.1% power reduction when compared with existing works.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(328), 45-50, 2014-11-26

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009962315
  • NII書誌ID(NCID)
    AN10013323
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025982813
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
ページトップへ