回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地) An Effective Robust Design Using Improved Checkpoint Insertion Algorithm for Suspicious Timing-Error Prediction Scheme and its Evaluations

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著者

    • 吉田 慎之介 YOSHIDA Shinnosuke
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Dept. of Conputer Science and Communications Engineering, Waseda University
    • 柳澤 政生 [他] YANAGISAWA Masao
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Dept. of Conputer Science and Communications Engineering, Waseda University
    • 戸川 望 TOGAWA Nozomu
    • 早稲田大学大学院基幹理工学研究科情報理工・情報通信専攻 Dept. of Conputer Science and Communications Engineering, Waseda University

抄録

近年,半導体技術の進展に伴いタイミングエラー発生の危険性が増加している.STEPはタイミングエラーを事前に予測できる手法であるが,STEP回路を挿入する位置が重要である.このような背景から、回路面積を考慮したSTEP回路の挿入位置決定手法を提案した.本手法ではSTEP回路の個数を削減するために短いパスを無視するが,長いパスまで無視する可能性があった.また,短いパスに合わせて位置ラベルを付けるため,STEP回路の挿入位置がパスの後半に偏る可能性があった.本稿ではSTEP回路の挿入位置決定手法で用いる,短いパスの探索方法とラベル付けの方法を改良する.パスの長さを推定することで短いパスのみを無視できるため,これまでSTEP回路を挿入しなかった長いパスで発生するタイミングエラーが予測できる.また,任意の長さのパスに合わせたラベル付けもできるため,チェックポイントがパスの後半となることを防ぐ.改良した手法を複数の回路に対して適用し,最大動作周波数の向上を図る.実験結果よりSTEP回路を入れない場合と比較して,最大動作周波数を平均1.71倍に向上させることができた.改良前の手法と比較すると,最大動作周波数を平均1.15倍に向上させることができた.

As process technologies advance, process and delay variation causes a complex timing design and in-situ timing error correction techniques are strongly required. Suspicious timing error prediction (STEP) predicts timing errors by monitoring checkpoints by STEP circuits (STEPCs) and how to insert checkpoints is very important. We have proposed a network-flow-based checkpoint insertion algorithm for STEP. However, our algorithm may ignore long paths and insert checkpoints near the output. In this paper, we improve how to ignore short paths and set labels by estimating path lengths. Then, we can ignore only short paths and insert checkpoints into near the center of all long paths. We evaluate our algorithm by applying it to four benchmark circuits. Experimental results show that our proposed algorithm realizes an average of 1.71X overclocking compared with just inserting no STEPC. Furthermore, our improved algorithm realizes an average of 1.15X overclocking compared with our original algorithm.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(328), 57-62, 2014-11-26

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009962317
  • NII書誌ID(NCID)
    AN10013323
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025982874
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
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