DTMOSを用いたサブスレッショルド回路の高速化設計 (VLSI設計技術) -- (デザインガイア2014 : VLSI設計の新しい大地) High speed design of sub-threshold circuit by using DTMOS

この論文をさがす

著者

    • 史 又華 SHI Youhua
    • 早稲田大学大学院基幹理工学研究科 Grad. of Science and Engineering, Waseda University
    • 宇佐美 公良 USAMI Kimiyoshi
    • 早稲田大学大学院基幹理工学研究科:芝浦工業大学工学部情報工学科 Grad. of Science and Engineering, Waseda University:Dept. of Information Science and Engineering, Shibaura Insititute of Technology

抄録

サブスレッショルド領域で回路を動作させることで低電力化は実現されるが,同時に速度が劣化するトレードオフの関係にある.本稿ではサブスレッショルド領域において低電力で高速化を実現するため,DTMOSを用いたサブスレッショルド回路の高速化設計を行い,トランジスタレベルのシミュレーションの結果,30〜45%高速化し,V_<dd>=0.2V,0.3Vにおいて平均15%低エネルギー化したことを示す.

Low power consumption is achieved by operating circuits in sub-threshold region. However, in subthreshold region, the operating speed becomes slow, and the tradeoff between power and speed should be considered carefully. In this work, we present DTMOS implementations to realize high speed and low power in subthreshold region. Transistor level simulation results show that the operating speed can be improved by 30 %-45 %, and on average 15 % energy reduction can be achieved when V_<dd> ranges 0.2-0.3V.

収録刊行物

  • 電子情報通信学会技術研究報告 = IEICE technical report : 信学技報

    電子情報通信学会技術研究報告 = IEICE technical report : 信学技報 114(328), 117-121, 2014-11-26

    一般社団法人電子情報通信学会

各種コード

  • NII論文ID(NAID)
    110009962327
  • NII書誌ID(NCID)
    AN10013323
  • 本文言語コード
    JPN
  • ISSN
    0913-5685
  • NDL 記事登録ID
    025983063
  • NDL 請求記号
    Z16-940
  • データ提供元
    NDL  NII-ELS 
ページトップへ