極低電力サブスレッショルド・ディジタル回路のオンチップ遅延バラツキ補正技術(アナログ,アナデジ混載,RF及びセンサインタフェース回路)

• 大崎 勇士

  神戸大学大学院工学研究科

• 廣瀬 哲也

  神戸大学大学院工学研究科

• 松本 啓

  神戸大学大学院工学研究科

• 黒木 修隆

  神戸大学大学院工学研究科

• 沼 昌宏

  神戸大学大学院工学研究科

書誌事項

タイトル別名

• Delay Variation Tolerant Subthreshold Digital Circuits for Ultra-Low Power
• 極低電力サブスレッショルド・ディジタル回路のオンチップ遅延バラツキ補正技術
• キョクテイ デンリョク サブスレッショルド ディジタル カイロ ノ オンチップ チエン バラツキ ホセイ ギジュツ

抄録

LSIの消費電力を格段に削減する設計手法として,MOSFETをサブスレッショルド領域で動作させて回路システムを構築する技術が注目されている.しかし,本設計手法は極低電力動作を実現できる一方で,動作環境・製造プロセスのバラツキが回路特性に深刻な影響を与える.特に,MOSFETのしきい値電圧のバラツキの影響を強く受ける.これにより,サブスレッショルド・ディジタル回路の特性変動,特に遅延時間の変動を引き起こし,設計性の確保が困難になる.そこで本研究では,サブスレッショルド・ディジタル回路の遅延時間バラツキを緩和させるための回路技術を提案する.本手法では,MOSFETのしきい値電圧をオンチップでモニタし,このモニタ電圧をサブスレッショルド・ディジタル回路の電源電圧に反映させることで遅延バラツキを補正する.ディジタル回路の例として,リング発振器と8-bitリップル・キャリー加算器を例にとり評価を行なった.評価結果より,対数分布に従う遅延時間バラツキを正規分布にまで抑制することができることを確認した.

収録刊行物

• 映像情報メディア学会技術報告

  映像情報メディア学会技術報告 33.39 (0), 165-170, 2009

  一般社団法人 映像情報メディア学会

キーワード

• サブスレッショルド動作
• ディジタル回路
• バラツキ
• 遅延補正

詳細情報

• CRID: 1390282679504711680
• NII論文ID: 110007484210
• NII書誌ID: AN1059086X
• DOI: 10.11485/itetr.33.39.0_165
• ISSN: 24241970
• ISSN: 13426893
• NDL書誌ID: 10446152
• Web Site: https://ndlsearch.ndl.go.jp/books/R000000004-I10446152
• 本文言語コード: ja
• データソース種別:
  • JaLC
  • NDL
  • CiNii Articles
• 抄録ライセンスフラグ: 使用不可