Verilog-HDLによるRISC-V 5段パイプラインプロセッサの設計

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Abstract

RISC-VはオープンなISAであり、オープンソースとして様々な実装のプロセッサが公開されている。研究や商用でも広く利用されており、RISC-Vプロセッサを拡張して利用することを想定した場合、主流な言語で設計されたシンプルなRISC-Vプロセッサは有用であると考えられる。よって本研究では、主流なHDLであるVerilog-HDLを用いて、拡張を想定したシンプルなRISC-Vプロセッサの設計を行う。従来のRISC5段パイプラインの設計で、RISC-Vの基本命令セットであるRV32I互換プロセッサとして設計し、動作確認を行う。

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