密結合マルチプロセッサシステムの構成法の研究

この論文にアクセスする

この論文をさがす

著者

    • 山本, 登 ヤマモト, ノボル

書誌事項

タイトル

密結合マルチプロセッサシステムの構成法の研究

著者名

山本, 登

著者別名

ヤマモト, ノボル

学位授与大学

日本大学

取得学位

工学博士

学位授与番号

乙第4216号

学位授与年月日

1991-11-25

注記・抄録

博士論文

目次

  1. 目次 / (0003.jp2)
  2. 第1章 序論 / p1 (0006.jp2)
  3. 1.1 マトリクス･スイッチ結合マルチプロセッサの位置づけ / p2 (0007.jp2)
  4. 1.2 マトリクス･スイッチ結合マルチプロセッサの特徴 / p6 (0009.jp2)
  5. 1.3 実現上の問題点 / p8 (0010.jp2)
  6. 1.4 密結合マルチプロセッサに関係する研究 / p10 (0011.jp2)
  7. 1.5 研究目的 / p12 (0012.jp2)
  8. 1.6 第1章のまとめ / p13 (0012.jp2)
  9. 2章 密結合マルチプロセッサシステムの設計 / p14 (0013.jp2)
  10. 2.1 システムの特徴 / p14 (0013.jp2)
  11. 2.2 装置間接続方式 / p17 (0015.jp2)
  12. 2.3 メモリアドレスの割り付け / p18 (0015.jp2)
  13. 2.4 共有キャッシュの設置 / p18 (0015.jp2)
  14. 2.5 共有キャッシュの検討 / p21 (0017.jp2)
  15. 2.6 固有キャッシュと共有キャッシュの関係 / p23 (0018.jp2)
  16. 2.7 ストア方式 / p23 (0018.jp2)
  17. 2.8 msu接続路の概数 / p24 (0018.jp2)
  18. 2.9 システム構成機器の総括 / p25 (0019.jp2)
  19. 2.10 第2章のまとめ / p35 (0024.jp2)
  20. 3章 キャッシュメモリのアドレス方式の検討 / p36 (0024.jp2)
  21. 3.1 アドレスの種別とアドレス変換機構の実装場所による分類 / p37 (0025.jp2)
  22. 3.2 アドレス方式に関連したシステムの機能 / p38 (0025.jp2)
  23. 3.3 アドレス方式の評価 / p40 (0026.jp2)
  24. 3.4 アドレス変換機構の実現容易性 / p45 (0029.jp2)
  25. 3.5 プログラムコードの共用特性 / p47 (0030.jp2)
  26. 3.6 総合評価 / p49 (0031.jp2)
  27. 3.7 第3章のまとめ / p50 (0031.jp2)
  28. 第4章 バッファ合わせ機構の検討 / p51 (0032.jp2)
  29. 4.1 バッファ合わせの必要性 / p51 (0032.jp2)
  30. 4.2 従来技術 / p51 (0032.jp2)
  31. 4.3 バッファ合わせに関連するキャッシュメモリの動作 / p53 (0033.jp2)
  32. 4.4 バッファ合わせ方式の設計 / p55 (0034.jp2)
  33. 4.5 バッファ合わせ検査機構の設計 / p60 (0037.jp2)
  34. 4.6 バッファ合わせ情報伝送路の設計 / p62 (0038.jp2)
  35. 4.7 ipu接続路の排他制御 / p65 (0039.jp2)
  36. 4.8 ipuの同期化機構およびバッファ合わせ機構 / p66 (0040.jp2)
  37. 4.9 バッファ合わせを考慮したシステム構成 / p67 (0040.jp2)
  38. 4.10 バッファ合わせ方式の評価 / p68 (0041.jp2)
  39. 4.11 第4章のまとめ / p69 (0041.jp2)
  40. 第5章 アドレス変換機構の検討 / p70 (0042.jp2)
  41. 5.1 汎用電子計算機のアドレス変換方式 / p70 (0042.jp2)
  42. 5.2 既存の変換方式を適用する場合の問題点 / p73 (0044.jp2)
  43. 5.3 アドレス変換機構の原理 / p75 (0045.jp2)
  44. 5.4 留意点への対応 / p80 (0047.jp2)
  45. 5.5 アドレス変換機構の実現例1(TLBの構成) / p83 (0049.jp2)
  46. 5.6 アドレス変換機構の実現例2(catuの構成) / p86 (0050.jp2)
  47. 5.7 アドレス変換方式の評価 / p91 (0053.jp2)
  48. 5.8 第5章のまとめ / p96 (0055.jp2)
  49. 第6章 後置キャッシュの検討 / p98 (0056.jp2)
  50. 6.1 共有キャッシュのヒット率の向上条件 / p98 (0056.jp2)
  51. 6.2 共有キャッシュの繰返し参照条件 / p99 (0057.jp2)
  52. 6.3 共有キャッシュの有効利用の考察 / p99 (0057.jp2)
  53. 6.4 先取り動作の契機 / p100 (0057.jp2)
  54. 6.5 先取り情報の収容の可否―共有キャッシュの場合― / p101 (0058.jp2)
  55. 6.6 先取り方式の設計条件 / p102 (0058.jp2)
  56. 6.7 後置キャッシュの設計 / p102 (0058.jp2)
  57. 6.8 後置キャッシュの構成 / p109 (0062.jp2)
  58. 6.9 主記憶接続制御部の先取り制御動作 / p111 (0063.jp2)
  59. 6.10 評価 / p112 (0063.jp2)
  60. 6.11 第6章のまとめ / p114 (0064.jp2)
  61. 第7章 密結合マルチプロセッサシステムシミュレータの開発 / p115 (0065.jp2)
  62. 7.1 構成の視点からみたシミュレータの要件 / p115 (0065.jp2)
  63. 7.2 運用の視点からみたシミュレータの要件 / p116 (0066.jp2)
  64. 7.3 シミュレータの構成原理 / p117 (0066.jp2)
  65. 7.4 シミュレータの構成 / p123 (0069.jp2)
  66. 7.5 シミュレータの評価 / p138 (0077.jp2)
  67. 7.6 第7章のまとめ / p141 (0078.jp2)
  68. 第8章 密結合マルチプロセッサシステムの評価 / p142 (0079.jp2)
  69. 8.1 ipuのメモリ参照状況 / p142 (0079.jp2)
  70. 8.2 キャッシュメモリの参照状況 / p145 (0081.jp2)
  71. 8.3 バッファ合わせ / p151 (0084.jp2)
  72. 8.4 置いてきぼりストアの効果 / p152 (0084.jp2)
  73. 8.5 後置キャッシュの効果 / p153 (0085.jp2)
  74. 8.6 主記憶接続路の数の影響 / p157 (0087.jp2)
  75. 8.7 固有キャッシュの行数の影響 / p158 (0087.jp2)
  76. 8.8 共有キャッシュの行数の影響 / p160 (0088.jp2)
  77. 8.9 各種記憶装置の速度の影響 / p161 (0089.jp2)
  78. 8.10 ブロック容量拡大の効果 / p166 (0091.jp2)
  79. 8.11 複写表示子の初期化の効果 / p169 (0093.jp2)
  80. 8.12 スイッチ回路部の検討 / p170 (0093.jp2)
  81. 8.13 実行中の異常動作 / p171 (0094.jp2)
  82. 8.14 第8章のまとめ / p173 (0095.jp2)
  83. 第9章 結論 密結合マルチプロセッサシステムの実現のために / p175 (0096.jp2)
  84. 9.1 研究で得た知見 / p176 (0097.jp2)
  85. 9.2 密結合マルチプロセッサシステムの基本的な構成法 / p179 (0098.jp2)
  86. 付録A マージ領域分割算法の開発 / p183 (0100.jp2)
  87. A.1 評価試験用並列二分木分割マージソートプログラム / p183 (0100.jp2)
  88. A.2 並列マージの必要性 / p186 (0102.jp2)
  89. A.3 並列度向上法 / p186 (0102.jp2)
  90. A.4 複数領域への分割 / p197 (0107.jp2)
  91. A.5 境界分割則の算法化 / p199 (0108.jp2)
  92. A.6 付録Aのまとめ / p201 (0109.jp2)
  93. 付録B 評価用並列ソートプログラムの設計 / p202 (0110.jp2)
  94. B.1 シミュレータの細部の特性 / p202 (0110.jp2)
  95. B.2 並列二分木分割マージソートジョブ1の構成 / p206 (0112.jp2)
  96. B.3 原形並列二分木マージソートジョブの構成 / p209 (0114.jp2)
  97. B.4 並列二分木分割マージソートジョブ2の構成 / p210 (0114.jp2)
  98. B.5 タスクとマルチタスク制御部との接続関係 / p211 (0115.jp2)
  99. B.6 ジョブのメモリ参照特性 / p212 (0115.jp2)
  100. B.7 評価プログラムの実行 / p213 (0116.jp2)
  101. B.8 並列二分木分割マージソート法の評価 / p218 (0118.jp2)
  102. B.9 性能評価手段としての考察 / p219 (0119.jp2)
  103. B.10 付録Bのまとめ / p221 (0120.jp2)
  104. 謝辞 / p222 (0120.jp2)
  105. 参考文献 / p223 (0121.jp2)
1アクセス

各種コード

  • NII論文ID(NAID)
    500000081030
  • NII著者ID(NRID)
    • 8000000081238
  • DOI(NDL)
  • NDL書誌ID
    • 000000245344
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション

書き出し

ページトップへ