MOS集積回路向き論理経路の面積・遅延時間最適設計に関する研究
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著者
書誌事項
- タイトル
-
MOS集積回路向き論理経路の面積・遅延時間最適設計に関する研究
- 著者名
-
戴, 志堅
- 著者別名
-
タイ, チーチェン
- 学位授与大学
-
東京大学
- 取得学位
-
工学博士
- 学位授与番号
-
甲第9016号
- 学位授与年月日
-
1991-03-29
注記・抄録
博士論文
目次
- 目次 / p1 (0004.jp2)
- 1 序論 / p1 (0013.jp2)
- 1.1 本研究の背景と目的 / p1 (0013.jp2)
- 1.2 本研究の概要と意義 / p3 (0015.jp2)
- 参考文献 / p6 (0018.jp2)
- 2 トランジスタ幾何寸法の最適化 / p9 (0021.jp2)
- 2.1 はじめに / p9 (0021.jp2)
- 2.2 トランジスタ寸法の2段階最適化 / p11 (0023.jp2)
- 2.3 回路設計例による評価 / p20 (0032.jp2)
- 2.4 2章のまとめ / p27 (0039.jp2)
- 参考文献 / p27 (0039.jp2)
- 3 回路トポロジーの多段分解による最適化 / p31 (0043.jp2)
- 3.1 はじめに / p31 (0043.jp2)
- 3.2 面積最小論理回路の合成問題 / p33 (0045.jp2)
- 3.3 トランジスタ回路網の多段分解 / p37 (0049.jp2)
- 3.4 回路設計例による評価 / p43 (0055.jp2)
- 3.5 3章のまとめ / p53 (0065.jp2)
- 参考文献 / p54 (0066.jp2)
- 4 MOS回路の遅延時間-回路面積見積り式 / p59 (0071.jp2)
- 4.1 はじめに / p59 (0071.jp2)
- 4.2 遅延時間-回路面積の見積り式 / p61 (0073.jp2)
- 4.3 パラメータフィッティングによる提案式の評価 / p69 (0081.jp2)
- 4.4 面積 遅延時間見積り式の応用について / p73 (0085.jp2)
- 4.5 4章のまとめ / p81 (0093.jp2)
- 参考文献 / p84 (0096.jp2)
- 5 大規模論理回路の面積 遅延時間最適設計 / p87 (0099.jp2)
- 5.1 はじめに / p87 (0099.jp2)
- 5.2 大規模論理回路の面積 遅延時間最適設計手法 / p89 (0101.jp2)
- 5.3 試作システムの概要と性能評価 / p96 (0108.jp2)
- 5.4 5章のまとめ / p113 (0125.jp2)
- 参考文献 / p114 (0126.jp2)
- 6 結論 / p117 (0129.jp2)
- 6.1 各章のまとめ / p117 (0129.jp2)
- 6.2 全体のまとめと討論 / p120 (0132.jp2)
- 謝辞 / p123 (0135.jp2)
- 付録 / p125 (0137.jp2)
- A 幾何寸法最適化プログラム(MoSiz) / p125 (0137.jp2)
- A.1 人力データ形式 / p126 (0138.jp2)
- A.2 コマンド形式 / p128 (0140.jp2)
- A.3 出力データ形式 / p134 (0146.jp2)
- 参考文献 / p135 (0147.jp2)
- B 回路トポロジー多段分解プログラム(MosDec) / p137 (0149.jp2)
- B.1 入力データ形式 / p137 (0149.jp2)
- B.2 コマンド形式 / p138 (0150.jp2)
- B.3 出力データ形式 / p140 (0152.jp2)
- 参考文献 / p141 (0153.jp2)
- C 大規模論理回路最適化プログラム(MosArt) / p143 (0155.jp2)
- C.1 入力データ形式 / p144 (0156.jp2)
- C.2 コマンド形式 / p148 (0160.jp2)
- C.3 出力データ形式 / p150 (0162.jp2)
- D 公表と発表文献 / p153 (0165.jp2)