CMOS LSIの高性能化設計技術に関する研究
この論文にアクセスする
この論文をさがす
著者
書誌事項
- タイトル
-
CMOS LSIの高性能化設計技術に関する研究
- 著者名
-
笠井, 良太
- 著者別名
-
カサイ, リョウタ
- 学位授与大学
-
大阪大学
- 取得学位
-
工学博士
- 学位授与番号
-
乙第5755号
- 学位授与年月日
-
1992-06-23
注記・抄録
博士論文
目次
- 目次 / (0003.jp2)
- 1章 序論 / p1 (0005.jp2)
- 1.1 研究の背景 / p1 (0005.jp2)
- 1.2 研究の目的と課題 / p3 (0006.jp2)
- 1.3 デバイス･回路設計技術開発の歴史と本研究の位置づけ / p3 (0006.jp2)
- 1.4 本論文の構成 / p5 (0007.jp2)
- 2章 MOSFETの2次元および3次元数値解析法 / p8 (0009.jp2)
- 2.1 まえがき / p8 (0009.jp2)
- 2.2 半導体基本方程式の2次元数値解析法 / p9 (0009.jp2)
- 2.3 数値解析結果の評価と物理モデルの高精度化 / p19 (0014.jp2)
- 2.4 3次元解析への拡張 / p22 (0016.jp2)
- 2.5 まとめ / p28 (0019.jp2)
- 3章 デバイスシミュレーションによる微細構造CMOSの特性解析 / p30 (0020.jp2)
- 3.1 まえがき / p30 (0020.jp2)
- 3.2 短チャネル効果の解析 / p31 (0020.jp2)
- 3.3 微小寸法効果(短･狭チャネル同時効果)の解析 / p35 (0022.jp2)
- 3.4 CMOS/SIMOXデバイスの解析 / p44 (0027.jp2)
- 3.5 まとめ / p52 (0031.jp2)
- 4章 デバイスシミュレータとプロセス/回路シミュレータの結合によるLSI設計の効率化 / p54 (0032.jp2)
- 4.1 まえがき / p54 (0032.jp2)
- 4.2 プロセス･デバイス結合シミュレーション / p55 (0032.jp2)
- 4.3 デバイス･回路結合シミュレーション / p57 (0033.jp2)
- 4.4 まとめ / p62 (0036.jp2)
- 5章 CMOSラッチアップの解析 / p63 (0036.jp2)
- 5.1 まえがき / p63 (0036.jp2)
- 5.2 非線形効果を考慮したラッチアップの過渡解析モデル / p65 (0037.jp2)
- 5.3 2次元過渡シミュレータによる放射線誘起のラッチアップ解析 / p72 (0041.jp2)
- 5.4 まとめ / p76 (0043.jp2)
- 6章 スタンダードセル方式によるVLSIプロセッサの設計 / p78 (0044.jp2)
- 6.1 まえがき / p78 (0044.jp2)
- 6.2 CMOSとnE/DMOSの比較 / p78 (0044.jp2)
- 6.3 32ビットVLSIプロセッサの設計 / p87 (0048.jp2)
- 6.4 出力バッファの同時スイッチングノイズへの対策 / p93 (0051.jp2)
- 6.5 まとめ / p96 (0053.jp2)
- 7章 モジュラー･スタンダードセル複合方式(IMSA)による高集積CMOS LSI設計法 / p97 (0053.jp2)
- 7.1 まえがき / p97 (0053.jp2)
- 7.2 設計思想 / p98 (0054.jp2)
- 7.3 IMSA設計法 / p99 (0054.jp2)
- 7.4 IMSA設計法とスタンダードセル設計法の比較 / p106 (0058.jp2)
- 7.5 IMSA設計方式の応用 / p108 (0059.jp2)
- 7.6 まとめ / p113 (0061.jp2)
- 8章 結論 / p114 (0062.jp2)
- 8.1 研究の成果 / p114 (0062.jp2)
- 8.2 今後の課題 / p116 (0063.jp2)
- 謝辞 / p118 (0064.jp2)
- 参考文献 / p120 (0065.jp2)
- 研究業績リスト / p129 (0069.jp2)
