16メガビットダイナミックRAM(ラム)の高性能化とシステム化に関する研究
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Author
Bibliographic Information
- Title
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16メガビットダイナミックRAM(ラム)の高性能化とシステム化に関する研究
- Author
-
有本, 和民
- Author(Another name)
-
アリモト, カズタミ
- University
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大阪大学
- Types of degree
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博士 (工学)
- Grant ID
-
乙第5938号
- Degree year
-
1993-03-16
Note and Description
博士論文
Table of Contents
- 目次 / p3 (0004.jp2)
- 第1章 序論 / p1 (0006.jp2)
- 1.1 MOSダイナミックRAM開発の沿革 / p1 (0006.jp2)
- 1.2 本研究の目的 / p3 (0007.jp2)
- 1.3 本研究の内容と本論文の構成 / p5 (0008.jp2)
- 第2章 MOSDRAMにおける高性能スケールダウン / p11 (0011.jp2)
- 2.1 序 / p11 (0011.jp2)
- 2.2 3次元メモリセル技術 / p11 (0011.jp2)
- 2.3 MOSDRAMにおける内部電源降圧回路の検討 / p22 (0017.jp2)
- 2.4 結言 / p27 (0019.jp2)
- 第3章 MOSDRAMの高速化 / p30 (0021.jp2)
- 3.1 序 / p30 (0021.jp2)
- 3.2 階層データ線構成によるアレイアクセス時間の高速化 / p30 (0021.jp2)
- 3.3 多目的レジスタ(MPR)を用いた高速列アクセスモード / p35 (0023.jp2)
- 3.4 階層データ線構成の16MDRAMへの適用 / p36 (0024.jp2)
- 3.5 結言 / p36 (0024.jp2)
- 第4章 MOSDRAMの動作余裕度の拡大 / p39 (0025.jp2)
- 4.1 序 / p39 (0025.jp2)
- 4.2 メモリアレイ雑音低減に適したツイストビット線構成 / p40 (0026.jp2)
- 4.3 モールド樹脂内のフィラー応力による動作マージン劣化 / p49 (0030.jp2)
- 4.4 低電圧動作に適したDRAMアレイ構成(C3構成) / p58 (0035.jp2)
- (付録) / p66 (0039.jp2)
- 4.5 結言 / p66 (0039.jp2)
- 第5章 MOSDRAMのテスト効率化 / p70 (0041.jp2)
- 5.1 序 / p70 (0041.jp2)
- 5.2 DRAMメモリセル絶縁膜の高速スクリーニング法 / p70 (0041.jp2)
- 5.3 超並列試験技術(ラインモードテスト機能) / p80 (0046.jp2)
- 5.4 結言 / p88 (0050.jp2)
- 第6章 MOSDRAMのシステム化 / p91 (0051.jp2)
- 6.1 序 / p91 (0051.jp2)
- 6.2 誤り訂正回路(ECC)を搭載したDRAMの検討 / p91 (0051.jp2)
- 6.3 キャッシュメモリを搭載したDRAM(CDRAM)の検討 / p102 (0057.jp2)
- 6.4 結言 / p112 (0062.jp2)
- 第7章 16MDRAMへの工学的応用 / p116 (0064.jp2)
- 7.1 序 / p116 (0064.jp2)
- 7.2 高速メモリアレイ駆動回路 / p116 (0064.jp2)
- 7.3 MeVイオン注入を用いたレトログレードウェル構造 / p120 (0066.jp2)
- 7.4 冗長構成 / p123 (0067.jp2)
- 7.5 電気特性 / p123 (0067.jp2)
- 7.6 結言 / p126 (0069.jp2)
- 第8章 結論 / p129 (0070.jp2)
- 謝辞 / p131 (0071.jp2)
- 研究業績目録 / p132 (0072.jp2)