VLSI向き自己同期制御回路の設計手法とマイクロプロセッサへの応用に関する研究

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著者

    • 趙, 慶録 チョウ, キョンロク

書誌事項

タイトル

VLSI向き自己同期制御回路の設計手法とマイクロプロセッサへの応用に関する研究

著者名

趙, 慶録

著者別名

チョウ, キョンロク

学位授与大学

東京大学

取得学位

博士 (工学)

学位授与番号

甲第9483号

学位授与年月日

1992-03-30

注記・抄録

博士論文

目次

  1. 目次 / p1 (0003.jp2)
  2. 1 序論 / p1 (0014.jp2)
  3. 1.1 本研究の背景 / p1 (0014.jp2)
  4. 1.2 制御回路に関する研究動向と本研究の動機 / p2 (0015.jp2)
  5. 1.3 本研究の概要と意義 / p4 (0017.jp2)
  6. 参考文献 / p5 (0018.jp2)
  7. 2 非同期回路の動作速度解析 / p9 (0022.jp2)
  8. 2.1 はじめに / p9 (0022.jp2)
  9. 2.2 非同期回路の制御領域 / p9 (0022.jp2)
  10. 2.3 制御回路のモデル / p12 (0025.jp2)
  11. 2.4 制御動作の遅延解析 / p13 (0026.jp2)
  12. 2.5 ノイズによる誤動作解析 / p17 (0030.jp2)
  13. 2.6 第2章のまとめ / p18 (0031.jp2)
  14. 参考文献 / p19 (0032.jp2)
  15. 3 VLSI向き状態コード割当と回路合成 / p21 (0034.jp2)
  16. 3.1 はじめに / p21 (0034.jp2)
  17. 3.2 One-hot Codeを基にした論理設計手法 / p22 (0035.jp2)
  18. 3.3 2-AND論理回路を用いた回路合成 / p28 (0041.jp2)
  19. 3.4 回路のハザード解析 / p34 (0047.jp2)
  20. 3.5 One-hot codeを生成するデコーダ回路 / p38 (0051.jp2)
  21. 3.6 第3章のまとめ / p43 (0056.jp2)
  22. 参考文献 / p44 (0057.jp2)
  23. 4 ハードウェア量と速度の評価 / p46 (0059.jp2)
  24. 4.1 はじめに / p46 (0059.jp2)
  25. 4.2 ハードウェアの大きさの解析的な見積式検討 / p47 (0060.jp2)
  26. 4.3 解析式を用いたトランジスタ数の評価 / p50 (0063.jp2)
  27. 4.4 実際の回路合成での評価 / p51 (0064.jp2)
  28. 4.5 第4章のまとめ / p54 (0067.jp2)
  29. 参考文献 / p55 (0068.jp2)
  30. 5 非同期回路のVLSI向きレイアウト / p58 (0071.jp2)
  31. 5.1 はじめに / p58 (0071.jp2)
  32. 5.2 セルアレイの構造 / p59 (0072.jp2)
  33. 5.3 セルの配置及び配線 / p60 (0073.jp2)
  34. 5.4 回路の合成と面積 / p67 (0080.jp2)
  35. 5.5 第5章のまとめ / p73 (0086.jp2)
  36. 参考文献 / p74 (0087.jp2)
  37. 6 非同期式マイクロプロセッサのアキテクチャとコントローラ部設計 / p76 (0089.jp2)
  38. 6.1 はじめに / p76 (0089.jp2)
  39. 6.2 プロセッサのアキテクチャ / p77 (0090.jp2)
  40. 6.3 マイクロプロセッサの制御 / p85 (0098.jp2)
  41. 6.4 パイプラインブロックの制御 / p88 (0101.jp2)
  42. 6.5 グロバル制御 / p92 (0105.jp2)
  43. 6.6 第6章のまとめ / p96 (0109.jp2)
  44. 参考文献 / p96 (0109.jp2)
  45. 7 自己同期型データパスの設計 / p98 (0111.jp2)
  46. 7.1 はじめに / p98 (0111.jp2)
  47. 7.2 データパスのブロック / p99 (0112.jp2)
  48. 7.3 演算ブロックの設割 / p104 (0117.jp2)
  49. 7.4 レジスタの設計 / p111 (0124.jp2)
  50. 7.5 デコーダの設計 / p115 (0128.jp2)
  51. 7.6 内部Busの設計 / p119 (0132.jp2)
  52. 7.7 乗算器の設計 / p120 (0133.jp2)
  53. 7.8 ADDERの設計 / p122 (0135.jp2)
  54. 7.9 第7章のまとめ / p124 (0137.jp2)
  55. 参考文献 / p124 (0137.jp2)
  56. 8 モジュールバインディングとシミュレーションの結果 / p128 (0141.jp2)
  57. 8.1 はじめに / p128 (0141.jp2)
  58. 8.2 PC制御部 / p128 (0141.jp2)
  59. 8.3 メモリ部 / p130 (0143.jp2)
  60. 8.4 デコーダ部 / p130 (0143.jp2)
  61. 8.5 演算ブロック / p133 (0146.jp2)
  62. 8.6 4ビットBit-sliceプロセッサ / p135 (0148.jp2)
  63. 8.7 第8章のまとめ / p140 (0153.jp2)
  64. 参考文献 / p140 (0153.jp2)
  65. 9 結論 / p141 (0154.jp2)
  66. 謝辞 / p146 (0159.jp2)
3アクセス

各種コード

  • NII論文ID(NAID)
    500000098599
  • NII著者ID(NRID)
    • 8000000098828
  • DOI(NDL)
  • NDL書誌ID
    • 000000262913
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション

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