スイッチトキャパシタ回路の高周波化並びに低消費電力化構成法に関する研究

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著者

    • 平田, 良知 ヒラタ, ヨシノリ

書誌事項

タイトル

スイッチトキャパシタ回路の高周波化並びに低消費電力化構成法に関する研究

著者名

平田, 良知

著者別名

ヒラタ, ヨシノリ

学位授与大学

東海大学

取得学位

博士 (工学)

学位授与番号

乙第221号

学位授与年月日

1994-03-25

注記・抄録

博士論文

資料形態 : テキストデータ プレーンテキスト

コレクション : 国立国会図書館デジタルコレクション > デジタル化資料 > 博士論文

目次

  1. 目次
  2. 第1章 序論
  3. 1.1 本研究の目的と背景
  4. 1.2 本論文の構成
  5. 第2章 遅延要素にオペアンプを用いるFIRおよびIIRSCフィルタ
  6. 2.1 序言
  7. 2.2 遅延器と加算器のオペアンプ有限GB情の影響
  8. 2.3 遅延器のオペアンプ有限GB限と寄生容量の影響
  9. 2.4 オペアンプ有限GB積と寄生容量のフィルタ特性への影響
  10. 2.5 実験とシミュレーション
  11. 2.6 結言
  12. 第3章 並列巡回形回路によるFIRSCフィルタ
  13. 3.1 序言
  14. 3.2 並列巡回回路の基本回路と動作
  15. 3.3 キャパシ夕数節減回路
  16. 3.4 高周波用回路
  17. 3.5 オペアンプ有限GB積と寄生容量のフィルタ特性への影響
  18. 3.6 実験とシミュレーション
  19. 3.7 結言
  20. 第4章 並列巡回形回路によるIIRSCフィルタ
  21. 4.1 序言
  22. 4.2 基本回路とキャパシタ数節減回路および最適化回路
  23. 4.3 オペアンプ有限GB積と寄生容量のフィルタ特性への影響
  24. 4.4 高周波用回路
  25. 4.5 実験とシミュレーション
  26. 4.6 結言
  27. 第5章 並列巡回形回路によるSCデシメーションフィルタ
  28. 5.1 序言
  29. 5.2 デシメーションとデシメータ伝達関数
  30. 5.3 並列巡回形回路によるSCデシメーションフィルタの構成
  31. 5.4 オペアンプ有限GB積と寄生容量のフィルタ特性への影響
  32. 5.5 実験とシミュレーション
  33. 5.6 結言
  34. 第6章 結論
  35. 謝辞
  36. 文献
  37. 付録
  38. 付録A 式(2.5)の導出
  39. 付録B 式(2.14)の導出
  40. 付録C 式(2.18)の導出
  41. 付録D 式(5.21),式(5.27),式(5.31),式(5.35)の導出
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各種コード

  • NII論文ID(NAID)
    500002028187
  • NII著者ID(NRID)
    • 8000002592156
  • DOI(NDL)
  • NDL書誌ID
    • 000000275011
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション

書き出し

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