Design for multiple-valued logic networks and its fault tolerances 多値論理回路網の一設計手法とそのフォールトトレランスに関する研究

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著者

    • 長田, 康敬 ナガタ, ヤスノリ

書誌事項

タイトル

Design for multiple-valued logic networks and its fault tolerances

タイトル別名

多値論理回路網の一設計手法とそのフォールトトレランスに関する研究

著者名

長田, 康敬

著者別名

ナガタ, ヤスノリ

学位授与大学

明治大学

取得学位

博士 (工学)

学位授与番号

乙第231号

学位授与年月日

1996-03-25

注記・抄録

博士論文

目次

  1. Contents / p1 (0004.jp2)
  2. Introduction / p3 (0006.jp2)
  3. I Multiple-Valued PLA's and Its Fault Tolerances / p1 (0008.jp2)
  4. 1 A Fault Model for Multiple-Valued PLA's and Its Equivalences / p2 (0009.jp2)
  5. 1.1 Introduction / p2 (0009.jp2)
  6. 1.2 Definitions / p3 (0010.jp2)
  7. 1.3 Stuck-at Fault and Fault on Literal Generator / p7 (0014.jp2)
  8. 1.4 Bridging Fault / p14 (0021.jp2)
  9. 1.5 Conclusions / p19 (0026.jp2)
  10. 2 A Method of Test Pattern Generation for Multiple-Valued PLA's / p21 (0028.jp2)
  11. 2.1 Introduction / p21 (0028.jp2)
  12. 2.2 Preliminaries / p22 (0029.jp2)
  13. 2.3 Basis of ETPG for MV-PLA's / p24 (0031.jp2)
  14. 2.4 ETPG for a multiple-valued function / p27 (0034.jp2)
  15. 2.5 Conclusion / p30 (0037.jp2)
  16. 3 On Multiple-Valued Separable Unordered Codes / p33 (0040.jp2)
  17. 3.1 Introduction / p33 (0040.jp2)
  18. 3.2 On Multiple-Valued Unordered Codes / p34 (0041.jp2)
  19. 3.3 Multiple-Valued Separable Balanced Codes / p39 (0046.jp2)
  20. 3.4 Conclusions / p49 (0056.jp2)
  21. II New Design Techniques for Finite State Machines / p52 (0059.jp2)
  22. 4 State Assignment for p-Valued Sequential Machines / p53 (0060.jp2)
  23. 4.1 Introduction / p53 (0060.jp2)
  24. 4.2 Sequential Machines and State Assignments / p54 (0061.jp2)
  25. 4.3 Algorithm of State Assignment / p56 (0063.jp2)
  26. 4.4 Experiments on Computer / p60 (0067.jp2)
  27. 4.5 Conclusions / p63 (0070.jp2)
  28. 5 An Optimum Half-Hot Code Assignment Algorithm for Input Encoding and Its Application to Finite State Machines / p66 (0073.jp2)
  29. 5.1 Introduction / p66 (0073.jp2)
  30. 5.2 Background and Definitions / p67 (0074.jp2)
  31. 5.3 HHC Optimum Input Encoding Algorithm / p71 (0078.jp2)
  32. 5.4 Experimental Results / p79 (0086.jp2)
  33. 5.5 Conclusions / p83 (0090.jp2)
  34. Conclusions / p5 (0093.jp2)
  35. Acknowledgments / p7 (0095.jp2)
  36. Author's Papaers Concerning the Dissertation / p8 (0096.jp2)
3アクセス

各種コード

  • NII論文ID(NAID)
    500000129612
  • NII著者ID(NRID)
    • 8000000953414
  • DOI(NDL)
  • NDL書誌ID
    • 000000293926
  • データ提供元
    • NDL ONLINE
    • NDLデジタルコレクション
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