マルチプロセッサにおけるハードウェア同期機構に関する研究

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著者

    • 早川, 潔 ハヤカワ, キヨシ

書誌事項

タイトル

マルチプロセッサにおけるハードウェア同期機構に関する研究

著者名

早川, 潔

著者別名

ハヤカワ, キヨシ

学位授与大学

山梨大学

取得学位

博士 (工学)

学位授与番号

甲第65号

学位授与年月日

1997-09-30

注記・抄録

博士論文

目次

  1. 目次 / p1 (0003.jp2)
  2. 1 序論 / p9 (0007.jp2)
  3. 1.1 本研究の背景 / p9 (0007.jp2)
  4. 1.2 本論文の概要 / p10 (0008.jp2)
  5. 2 対象とするマルチプロセッサと並列処理方式 / p13 (0009.jp2)
  6. 2.1 マルチプロセッサ上での並列処理方式 / p13 (0009.jp2)
  7. 2.2 マルチプロセッサの計算機モデル / p15 (0010.jp2)
  8. 3 同期 / p19 (0012.jp2)
  9. 3.1 同期の必要性 / p19 (0012.jp2)
  10. 3.2 同期モデル / p20 (0013.jp2)
  11. 3.3 バリア同期モデル / p21 (0013.jp2)
  12. 3.4 通知/検査同期モデル / p29 (0017.jp2)
  13. 4 バリア同期モデルを用いた細粒度並列処理 / p31 (0018.jp2)
  14. 4.1 キュー型同期機構 / p31 (0018.jp2)
  15. 4.2 SBM同期機構 / p32 (0019.jp2)
  16. 4.3 0ne-PE同期方式 / p35 (0020.jp2)
  17. 4.4 RBCQ同期機構 / p42 (0024.jp2)
  18. 5 通知/検査同期モデルを用いた細粒度並列処理 / p49 (0027.jp2)
  19. 5.1 1対1同期機構 / p50 (0028.jp2)
  20. 5.2 1対1同期方式の同期コード生成と配置 / p53 (0029.jp2)
  21. 6 性能評価 / p55 (0030.jp2)
  22. 6.1 0PASシステム / p55 (0030.jp2)
  23. 6.2 SBM同期機構のインプリメント / p56 (0031.jp2)
  24. 6.3 RBCQ同期機構のインプリメント / p59 (0032.jp2)
  25. 6.4 1対1同期機構のインプリメント / p59 (0032.jp2)
  26. 6.5 性能評価した同期方式 / p62 (0034.jp2)
  27. 6.6 自動並列化Cコンパイラ / p63 (0034.jp2)
  28. 6.7 性能評価1 / p63 (0034.jp2)
  29. 6.8 性能評価2 / p66 (0036.jp2)
  30. 6.9 性能評価3 / p69 (0037.jp2)
  31. 7 関連研究 / p71 (0038.jp2)
  32. 7.1 RBCQ同期機構の分類 / p71 (0038.jp2)
  33. 7.2 RBCQ同期機構/同期方式と他の同期機構の相違点 / p72 (0039.jp2)
  34. 7.3 1対1同期機構と他の同期機構との比較 / p73 (0039.jp2)
  35. 8 結論 / p77 (0041.jp2)
  36. 8.1 本論文で得られた成果 / p77 (0041.jp2)
  37. 8.2 今後の課題 / p78 (0042.jp2)
  38. 9 謝辞 / p79 (0042.jp2)
  39. A RBCQ同期機構のAHDL記述 / p85 (0045.jp2)
  40. B 研究業績 / p99 (0052.jp2)
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各種コード

  • NII論文ID(NAID)
    500000151659
  • NII著者ID(NRID)
    • 8000001068602
  • DOI(NDL)
  • NDL書誌ID
    • 000000315973
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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