【12/14(木)17時より】CiNiiの常時SSL化(HTTPS接続)について

A study on semiconductor device modeling based on physical structure and design of advanced PLL VLSI 物理構造に基づく半導体デバイスのモデリングと高性能PLL VLSIの設計に関する研究

この論文をさがす

著者

    • 中司, 賢一 ナカシ, ケンイチ

書誌事項

タイトル

A study on semiconductor device modeling based on physical structure and design of advanced PLL VLSI

タイトル別名

物理構造に基づく半導体デバイスのモデリングと高性能PLL VLSIの設計に関する研究

著者名

中司, 賢一

著者別名

ナカシ, ケンイチ

学位授与大学

九州大学

取得学位

博士 (工学)

学位授与番号

乙第6500号

学位授与年月日

1997-07-28

注記・抄録

博士論文

目次

  1. Contents / p7 (0010.jp2)
  2. Abstract / p1 (0004.jp2)
  3. Acknowledgements / p4 (0007.jp2)
  4. 1 Introduction1 / p1 (0019.jp2)
  5. 1.1 A Brief History of VLSI Technology / p1 (0019.jp2)
  6. 1.2 Motivation of the Research / p7 (0022.jp2)
  7. 1.3 Thesis Organization / p11 (0024.jp2)
  8. 2 Semiconductor Device Modeling Based on Device Structure / p14 (0026.jp2)
  9. 2.1 Introduction / p14 (0026.jp2)
  10. 2.2 Monte Carlo Simulation using Parallel Computer / p15 (0026.jp2)
  11. 2.3 HEMT Device Modeling / p19 (0028.jp2)
  12. 2.4 RTD Device Modeling / p44 (0041.jp2)
  13. 2.5 Conclusion / p47 (0042.jp2)
  14. 3 Design of Delay-Line DPLL / p50 (0044.jp2)
  15. 3.1 Introduction / p50 (0044.jp2)
  16. 3.2 Digital PLL Architecture / p52 (0045.jp2)
  17. 3.3 Simulation Results / p62 (0050.jp2)
  18. 3.4 Phase Error Reduced DPLL / p69 (0053.jp2)
  19. 3.5 Conclusion / p75 (0056.jp2)
  20. 4 New Calculation Method for Jitter Characteristics of PLL / p76 (0057.jp2)
  21. 4.1 Introduction / p76 (0057.jp2)
  22. 4.2 Simulation Method / p77 (0057.jp2)
  23. 4.3 Simulation Results / p86 (0062.jp2)
  24. 4.4 Conclusion / p96 (0067.jp2)
  25. 5 RTD/HEMT Logic Gates and Their Application to Functional Circuits for PLL / p101 (0069.jp2)
  26. 5.1 Introduction / p101 (0069.jp2)
  27. 5.2 RTD/HEMT Primitive Logic Gates / p102 (0070.jp2)
  28. 5.3 Logic Gates Characteristics / p107 (0072.jp2)
  29. 5.4 Application to Functional Circuits for PLL / p119 (0078.jp2)
  30. 5.5 Conclusion / p124 (0081.jp2)
  31. 6 Conclusions / p127 (0082.jp2)
  32. Bibliography / p133 (0085.jp2)
  33. Appendix / p144 (0091.jp2)
  34. A MOSFET Device Parameters / p144 (0091.jp2)
  35. A.1 Device Parameter Extraction / p145 (0091.jp2)
0アクセス

各種コード

  • NII論文ID(NAID)
    500000151815
  • NII著者ID(NRID)
    • 8000001068752
  • DOI(NDL)
  • NDL書誌ID
    • 000000316129
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
ページトップへ