大容量MOSメモリの低消費電力化と高信頼度化に関する研究
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著者
書誌事項
- タイトル
-
大容量MOSメモリの低消費電力化と高信頼度化に関する研究
- 著者名
-
川本, 洋
- 著者別名
-
カワモト, ヒロシ
- 学位授与大学
-
九州大学
- 取得学位
-
博士 (工学)
- 学位授与番号
-
乙第6564号
- 学位授与年月日
-
1997-12-03
注記・抄録
博士論文
目次
- 目次 / (0003.jp2)
- 第1章 序論 / p1 (0004.jp2)
- 1.1 研究の背景 / p1 (0004.jp2)
- 1.2 研究開発の産業へのインパクト / p7 (0010.jp2)
- 1.3 研究開発の経緯 / p11 (0014.jp2)
- 1.4 本論文の概要 / p13 (0016.jp2)
- 1.5 参考文献 / p14 (0017.jp2)
- 第2章 基板上にN型メモリセル､N-Well内に制御回路を構成するMOSメモリ / p16 (0019.jp2)
- 2.1 緒言 / p16 (0019.jp2)
- 2.2 素子構造についての検討と新方式の提案 / p18 (0021.jp2)
- 2.3 ビット線電圧Vcc/2プリチャージ方式 / p21 (0024.jp2)
- 2.4 結言 / p25 (0028.jp2)
- 2.5 参考文献 / p25 (0028.jp2)
- 第3章 新コンセプトによる疑似SRAMの提案と設計･評価 / p27 (0030.jp2)
- 3.1 緒言 / p27 (0030.jp2)
- 3.2 新しいコンセプトによる疑似SRAMの提案 / p27 (0030.jp2)
- 3.3 256/288Kビット疑似RAMの設計 / p31 (0034.jp2)
- 3.4 288Kビット疑似SRAMの試作･評価結果 / p37 (0040.jp2)
- 3.5 結言 / p43 (0046.jp2)
- 3.6 参考文献 / p43 (0046.jp2)
- 第4章 CMOS回路方式を用いた1MビットDRAMの開発 / p45 (0048.jp2)
- 4.1 緒言 / p45 (0048.jp2)
- 4.2 CMOS DRAMの特徴と新機能 / p47 (0050.jp2)
- 4.3 CMOS IMビットDRAMの設計 / p49 (0052.jp2)
- 4.4 CMOS 1M DRAMの試作･評価結果 / p55 (0058.jp2)
- 4.5 CMOS DRAMの新しいアプリケーション / p59 (0062.jp2)
- 4.6 結言 / p61 (0064.jp2)
- 4.7 参考文献 / p61 (0064.jp2)
- 第5章 メモリのα線によるソフトエラーモデルとシミュレーション / p64 (0067.jp2)
- 5.1 緒言 / p64 (0067.jp2)
- 5.2 α線の発生とSi基板への入射 / p67 (0070.jp2)
- 5.3 メモリのソフトエラーメカニズム / p71 (0074.jp2)
- 5.4 ソフトエラーシミュレーション / p73 (0076.jp2)
- 5.5 強制照射実験とシミュレーションの比較 / p76 (0079.jp2)
- 5.6 メモリセル構造とソフトエラー率予測 / p79 (0082.jp2)
- 5.7結言 / p83 (0086.jp2)
- 5.8 参考文献 / p83 (0086.jp2)
- 第6章 歩留まり信頼度向上のための不良救済回路方式 / p85 (0088.jp2)
- 6.1 緒言 / p85 (0088.jp2)
- 6.2 ヒューズ方式冗長回路 / p88 (0091.jp2)
- 6.3 ECC内蔵方式冗長回路 / p90 (0093.jp2)
- 6.4 ECC内蔵欠陥救済方式を用いた1MビットMASK ROMの設計･評価 / p92 (0095.jp2)
- 6.5 結言 / p95 (0098.jp2)
- 6.6 参考文献 / p96 (0099.jp2)
- 第7章 結論 / p98 (0101.jp2)
- 謝辞 / p101 (0104.jp2)