システムLSIの論理機能テスト生成手法に関する研究
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著者
書誌事項
- タイトル
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システムLSIの論理機能テスト生成手法に関する研究
- 著者名
-
村井, 真一
- 著者別名
-
ムライ, シンイチ
- 学位授与大学
-
大阪大学
- 取得学位
-
博士 (工学)
- 学位授与番号
-
乙第7330号
- 学位授与年月日
-
1997-10-24
注記・抄録
博士論文
目次
- 目次 / p1 (0003.jp2)
- 第1章 序論 / p1 (0005.jp2)
- 1.1 研究の背景 / p1 (0005.jp2)
- 1.2 研究の目的 / p3 (0006.jp2)
- 1.3 論文の構成 / p6 (0008.jp2)
- 第2章 テスト容易化設計規則チェック手法 / p7 (0008.jp2)
- 2.1 テスト容易化設計規則チェックの課題 / p7 (0008.jp2)
- 2.2 ルールベース設計規則チェック手法 / p9 (0009.jp2)
- 2.3 階層的設計規則チェック手法 / p18 (0014.jp2)
- 2.4 3値バスの衝突 / p19 (0014.jp2)
- 2.5 BDDを用いた3値バス衝突チェック手法 / p21 (0015.jp2)
- 2.6 設計規則チェック手順 / p24 (0017.jp2)
- 2.7 設計規則チェックプログラムの構成 / p26 (0018.jp2)
- 2.8 実行結果 / p28 (0019.jp2)
- 2.9 まとめ / p30 (0020.jp2)
- 第3章 固有初期値伝搬法を用いた制御回路部のテスト生成手法 / p33 (0021.jp2)
- 3.1 クロック制御回路の故障 / p33 (0021.jp2)
- 3.2 固有初期値伝搬法によるクロック制御回路のテスト生成 / p35 (0022.jp2)
- 3.3 テスト生成モデル / p37 (0023.jp2)
- 3.4 信号値 / p39 (0024.jp2)
- 3.5 テスト生成手順 / p40 (0025.jp2)
- 3.6 故障シミュレーション / p43 (0026.jp2)
- 3.7 実行結果 / p44 (0027.jp2)
- 3.8 まとめ / p50 (0030.jp2)
- 第4章 埋め込みセルのテスト生成手法 / p51 (0030.jp2)
- 4.1 埋め込みセルテストの概念 / p52 (0031.jp2)
- 4.2 埋め込みセルテスト容易化設計規則 / p53 (0031.jp2)
- 4.3 埋め込みセルテスト容易化設計規則チェック手法 / p57 (0033.jp2)
- 4.4 埋め込みセルアクセス手順自動生成手法 / p63 (0037.jp2)
- 4.5 埋込みセルテストプログラム編集 / p72 (0042.jp2)
- 4.6 実行結果 / p73 (0042.jp2)
- 4.7 まとめ / p78 (0045.jp2)
- 第5章 総括 / p81 (0046.jp2)
- 謝辞 / p85 (0048.jp2)
- 参考文献 / p87 (0049.jp2)
