遅延を考慮したグラフの埋め込みとその並列、VLSI計算への応用に関する研究

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著者

    • 田湯, 智 タユ, サトシ

書誌事項

タイトル

遅延を考慮したグラフの埋め込みとその並列、VLSI計算への応用に関する研究

著者名

田湯, 智

著者別名

タユ, サトシ

学位授与大学

東京工業大学

取得学位

博士 (工学)

学位授与番号

甲第3450号

学位授与年月日

1997-03-26

注記・抄録

博士論文

目次

  1. 論文目録 / (0002.jp2)
  2. 目次 / p1 (0004.jp2)
  3. 第1章 序論 / p1 (0006.jp2)
  4. 1.1 本研究の背景と目的 / p1 (0006.jp2)
  5. 1.2 本論文の構成 / p3 (0008.jp2)
  6. 第2章 グラフのパス幅と真のパス幅 / p5 (0010.jp2)
  7. 2.1 まえがき / p5 (0010.jp2)
  8. 2.2 諸定義 / p5 (0010.jp2)
  9. 2.3 パス幅と真のパス幅 / p6 (0011.jp2)
  10. 2.4 パス幅,真のパス幅を制限した木の新しい特徴付け / p7 (0012.jp2)
  11. 第3章 2分木のパスと格子への埋め込み / p19 (0024.jp2)
  12. 3.1 まえがき / p19 (0024.jp2)
  13. 3.2 準備 / p21 (0026.jp2)
  14. 3.3 グラフの埋め込み / p21 (0026.jp2)
  15. 3.4 本章で示す主な定理 / p21 (0026.jp2)
  16. 3.5 T(d,k)のパス,格子への埋め込みの遅延の下界 / p22 (0027.jp2)
  17. 3.6 パス幅を制限した2分木のバンド幅 / p24 (0029.jp2)
  18. 3.7 パス幅を制限した2分木の格子の埋め込み / p46 (0051.jp2)
  19. 3.8 まとめ / p53 (0058.jp2)
  20. 第4章 2分木のハイパーキューブへの埋め込み / p54 (0059.jp2)
  21. 4.1 まえがき / p54 (0059.jp2)
  22. 4.2 ハイパーキューブ / p56 (0061.jp2)
  23. 4.3 一般化キャタピラーのハイパーキューブへの埋め込み / p62 (0067.jp2)
  24. 4.4 パス幅2以下の2分木のハイパーキューブへの埋め込み / p92 (0097.jp2)
  25. 4.5 本章のまとめ / p108 (0113.jp2)
  26. 第5章 結論 / p109 (0114.jp2)
  27. 謝辞 / p111 (0116.jp2)
  28. 参考文献 / p112 (0117.jp2)
  29. 発表論文 / p115 (0120.jp2)
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各種コード

  • NII論文ID(NAID)
    500000153652
  • NII著者ID(NRID)
    • 8000001092668
  • DOI(NDL)
  • NDL書誌ID
    • 000000317966
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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