演算省略機構を備えた高速論理LSIシステムの研究
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著者
書誌事項
- タイトル
-
演算省略機構を備えた高速論理LSIシステムの研究
- 著者名
-
今井, 誠
- 著者別名
-
イマイ, マコト
- 学位授与大学
-
東北大学
- 取得学位
-
博士(工学)
- 学位授与番号
-
甲第6909号
- 学位授与年月日
-
1999-03-25
注記・抄録
博士論文
目次
- 目次 / p2 (0007.jp2)
- 凡例 / p6 (0008.jp2)
- 第1章 序論 / p7 (0009.jp2)
- 1.1.コンピュータの時代～マイクロプロセッサ / p7 (0009.jp2)
- 1.2.知的コンピュータへの課題 / p10 (0012.jp2)
- 1.3.本論文に関連する技術 / p12 (0014.jp2)
- 1.4.本研究の目的と本論文の構成 / p13 (0015.jp2)
- 1.5.参考文献 / p14 (0016.jp2)
- 第2章 無駄な桁の演算を省略する上位桁先行演算処理の原理 / p16 (0018.jp2)
- 2.1.はじめに / p16 (0018.jp2)
- 2.2.上位桁先行演算処理の概念 / p17 (0019.jp2)
- 2.3.遅延素子による桁情報のコントロール / p19 (0021.jp2)
- 2.4.冗長数系を用いた上位桁先行演算処理の実現 / p21 (0023.jp2)
- 2.5.逐次処理ベクトル量子化と上位桁先行演算処理 / p26 (0028.jp2)
- 2.6.最大値･最小値法による上位桁先行演算処理 / p32 (0034.jp2)
- 2.7.確定-不確定フラグを用いた上位桁先行演算処理 / p36 (0038.jp2)
- 2.8.まとめ / p38 (0040.jp2)
- 2.9.参考文献 / p39 (0041.jp2)
- 第3章 上位桁先行演算処理ハードウェア設計論 / p41 (0043.jp2)
- 3.1.はじめに / p41 (0043.jp2)
- 3.2.冗長数系に対するバイナリ数での表現と回路設計基本手法 / p41 (0043.jp2)
- 3.3.冗長数系に基づく2進SD数系上位桁先行加算回路設計 / p43 (0045.jp2)
- 3.4.冗長数系に基づく上位桁先行演算基本回路(加算器以外) / p53 (0055.jp2)
- 3.5.ベクトル量子化回路の設計 / p61 (0063.jp2)
- 3.6.上位桁先行SD数系乗算回路設計と試作結果 / p65 (0067.jp2)
- 3.7.まとめ / p75 (0077.jp2)
- 3.8.参考文献 / p76 (0078.jp2)
- 第4章 プリプロセッサシステムとベクトル量子化 / p77 (0079.jp2)
- 4.1.はじめに / p77 (0079.jp2)
- 4.2.プリプロセッサ概念と特徴量によるデータ選別 / p79 (0081.jp2)
- 4.3.タグ･プリプロセッサシステム / p86 (0088.jp2)
- 4.4.特徴量を用いた逐次比較型プリプロセッサ / p95 (0097.jp2)
- 4.5.まとめ / p99 (0101.jp2)
- 4.6.参考文献 / p100 (0102.jp2)
- 第5章 四端子デバイスと演算省略回路 / p101 (0103.jp2)
- 5.1.はじめに / p101 (0103.jp2)
- 5.2.ニューロンMOSによる上位桁先行演算加算器の設計 / p103 (0105.jp2)
- 5.3.ダイナミックラッチ回路によるDFF回路削減の試み / p108 (0110.jp2)
- 5.4.フレックスウェアと上位桁先行演算処理 / p110 (0112.jp2)
- 5.5.まとめ / p113 (0115.jp2)
- 5.6.参考文献 / p114 (0116.jp2)
- 第6章 結論 / p116 (0118.jp2)
- Appexdix A.入力数と多値と遅延段数の関係 / p119 (0121.jp2)
- A-1.2進SD数系における人力数と遅延段数の関係について / p119 (0121.jp2)
- A-2.多値の冗長数系における人力数と遅延段数 / p120 (0122.jp2)
- 謝辞 / p122 (0124.jp2)
- 本研究に関する発表 / p124 (0126.jp2)