ダイナミック連想メモリ(CAM)の設計及びダイナミック形メモリの低電圧化に関する研究

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著者

    • 山形, 整人 ヤマガタ, タダト

書誌事項

タイトル

ダイナミック連想メモリ(CAM)の設計及びダイナミック形メモリの低電圧化に関する研究

著者名

山形, 整人

著者別名

ヤマガタ, タダト

学位授与大学

大阪大学

取得学位

博士(工学)

学位授与番号

乙第7573号

学位授与年月日

1998-09-14

注記・抄録

博士論文

14401乙第07573号

博士(工学)

大阪大学

1998-09-14

14114

目次

  1. 目次 / 目次1 / (0003.jp2)
  2. 第1章 序論 / p1 (0004.jp2)
  3. 1.1 MOSダイナミック形メモリの歴史と課題 / p1 (0004.jp2)
  4. 1.2 CAMの歴史と課題 / p4 (0006.jp2)
  5. 1.3 本研究の目的 / p6 (0007.jp2)
  6. 1.4 本研究の内容と本論文の構成 / p7 (0007.jp2)
  7. 参考文献(第1章) / p10 (0009.jp2)
  8. 第2章 ダイナミック構成による大容量連想メモリ(CAM) / p15 (0011.jp2)
  9. 2.1 はじめに / p15 (0011.jp2)
  10. 2.2 完全並列形CAMの動作原理と従来形CAMセル構成 / p15 (0011.jp2)
  11. 2.3 スタックトキャパシタを用いたダイナミック形CAMセル / p17 (0012.jp2)
  12. 2.4 階層形プライオリティエンコーダ / p22 (0015.jp2)
  13. 2.5 ビット線制御回路の構成 / p24 (0016.jp2)
  14. 2.6 冗長回路構成 / p28 (0018.jp2)
  15. 2.7 まとめ / p29 (0018.jp2)
  16. 参考文献(第2章) / p31 (0019.jp2)
  17. 第3章 ダイナミック形CAMの高機能化回路技術 / p33 (0020.jp2)
  18. 3.1 はじめに / p33 (0020.jp2)
  19. 3.2 CAMの高機能化のための一致検索演算機能 / p33 (0020.jp2)
  20. 3.3 一致検索演算回路の構成と動作 / p37 (0022.jp2)
  21. 3.4 一致検索任意論理演算処理動作 / p43 (0025.jp2)
  22. 3.5 完全並列形ダイナミックCAMの消費電力 / p47 (0027.jp2)
  23. 3.6 まとめ / p49 (0028.jp2)
  24. 参考文献(第3章) / p50 (0029.jp2)
  25. 第4章 ダイナミック形メモリの低電圧化技術 / p51 (0029.jp2)
  26. 4.1 はじめに / p51 (0029.jp2)
  27. 4.2 電荷転送ウェルセンス方式(CTWセンス方式) / p51 (0029.jp2)
  28. 4.3 レベル制御形ローカル電源(LCL)構成 / p55 (0031.jp2)
  29. 4.4 負電圧ワード線技術 / p60 (0034.jp2)
  30. 4.5 まとめ / p62 (0035.jp2)
  31. 参考文献(第4章) / p64 (0036.jp2)
  32. 第5章 288-KbダイナミックCAMへの工学的応用 / p65 (0036.jp2)
  33. 5.1 はじめに / p65 (0036.jp2)
  34. 5.2 CAMチップの構成 / p65 (0036.jp2)
  35. 5.3 複数選択分離回路の構成 / p68 (0038.jp2)
  36. 5.4 冗長回路構成 / p71 (0039.jp2)
  37. 5.5 歩留りシミュレータ / p73 (0040.jp2)
  38. 5.6 チップ性能と諸元 / p76 (0042.jp2)
  39. 5.7 まとめ / p82 (0045.jp2)
  40. 5.8 付録 / p83 (0045.jp2)
  41. 参考文献(第5章) / p85 (0046.jp2)
  42. 第6章 低電圧16-MbダイナミックRAMへの工学的応用 / p87 (0047.jp2)
  43. 6.1 はじめに / p87 (0047.jp2)
  44. 6.2 低電圧動作とVth / p87 (0047.jp2)
  45. 6.3 CTWセンス方式とLCL階層電源構成によるアクセス時間の改善 / p89 (0048.jp2)
  46. 6.4 ウェルバリア構造によるソフトエラー耐性強化 / p90 (0049.jp2)
  47. 6.5 チップ性能と諸元 / p91 (0049.jp2)
  48. 6.6 まとめ / p95 (0051.jp2)
  49. 参考文献(第6章) / p96 (0052.jp2)
  50. 第7章 結論 / p97 (0052.jp2)
  51. 謝辞 / p101 (0054.jp2)
  52. 研究業績目録 / p102 (0055.jp2)
3アクセス

各種コード

  • NII論文ID(NAID)
    500000171965
  • NII著者ID(NRID)
    • 8000000172239
  • DOI(NDL)
  • NDL書誌ID
    • 000000336279
  • データ提供元
    • 機関リポジトリ
    • NDL-OPAC
    • NDLデジタルコレクション
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