Study on memory access arbitrating scheme for vector processor type supercomputer ベクトルプロセッサ型スーパーコンピュータにおけるメモリ競合調停方式に関する研究

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著者

    • 榊原, 忠幸 サカキバラ, タダユキ

書誌事項

タイトル

Study on memory access arbitrating scheme for vector processor type supercomputer

タイトル別名

ベクトルプロセッサ型スーパーコンピュータにおけるメモリ競合調停方式に関する研究

著者名

榊原, 忠幸

著者別名

サカキバラ, タダユキ

学位授与大学

北海道大学

取得学位

博士(工学)

学位授与番号

甲第4760号

学位授与年月日

1999-03-25

注記・抄録

博士論文

目次

  1. Index / p1 (0003.jp2)
  2. 1.Introduction / p3 (0005.jp2)
  3. 1.1 Outline of vector computer / p3 (0005.jp2)
  4. 1.2 Memory structure and data storing / p8 (0010.jp2)
  5. 1.3 Speed up by vector facility / p14 (0017.jp2)
  6. 1.4 Example of vector computer / p16 (0018.jp2)
  7. 1.5 Speed up strategy of recent vector computers / p16 (0018.jp2)
  8. 2.Scalable parallel memory architecture with a skew scheme / p21 (0023.jp2)
  9. 2.1 Outline of the skew scheme / p21 (0023.jp2)
  10. 2.2 New skew scheme / p26 (0028.jp2)
  11. 2.3 Scalable parallel memory architecture / p42 (0044.jp2)
  12. 3.Interprocessor arbitrating scheme / p48 (0050.jp2)
  13. 3.1 Assumption of memory system / p48 (0050.jp2)
  14. 3.2 Analysis of performance degradation by memory access conflicts with conventional priority control / p51 (0053.jp2)
  15. 3.3 Proposed priority control scheme and its implementation / p64 (0066.jp2)
  16. 4.Conclusion / p71 (0073.jp2)
  17. Acknowledgements / p73 (0075.jp2)
  18. References / p74 (0076.jp2)
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各種コード

  • NII論文ID(NAID)
    500000172318
  • NII著者ID(NRID)
    • 8000000172593
  • DOI(NDL)
  • NDL書誌ID
    • 000000336632
  • データ提供元
    • NDL-OPAC
    • NDLデジタルコレクション
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