Study of a DSP-based data-acquisition system for the BELLE silicon vertex detector BELLE用シリコン検出器を用いるDSPを用いたデータ収集システムに関する研究

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著者

    • 辻田, 祐一 ツジタ, ユウイチ

書誌事項

タイトル

Study of a DSP-based data-acquisition system for the BELLE silicon vertex detector

タイトル別名

BELLE用シリコン検出器を用いるDSPを用いたデータ収集システムに関する研究

著者名

辻田, 祐一

著者別名

ツジタ, ユウイチ

学位授与大学

筑波大学

取得学位

博士 (工学)

学位授与番号

甲第2087号

学位授与年月日

1999-03-25

注記・抄録

博士論文

Thesis (Ph. D. in Engineering)--University of Tsukuba, (A), no. 2087, 1999.3.25

目次

  1. Abstract / (0003.jp2)
  2. Contents / p2 (0005.jp2)
  3. 1 Introduction / p1 (0013.jp2)
  4. 2 KEK B-Factory and BELLE Detector / p3 (0015.jp2)
  5. 2.1 CP-violation in the B meson system / p3 (0015.jp2)
  6. 2.2 φ₁ measurement in B⁰→J/ψKs decay mode / p6 (0018.jp2)
  7. 2.3 KEK B-factory / p11 (0023.jp2)
  8. 2.4 BELLE detector / p15 (0027.jp2)
  9. 3 Silicon Vertex Detector System / p19 (0031.jp2)
  10. 3.1 Silicon vertex detector / p19 (0031.jp2)
  11. 3.2 Frontend electronics / p25 (0037.jp2)
  12. 3.3 Repeater system for BELLE SVD / p27 (0039.jp2)
  13. 3.4 Backend electronics / p33 (0045.jp2)
  14. 3.5 Data acquisition system for BELLE SVD / p42 (0054.jp2)
  15. 3.6 Buffer management system in the data acquisition / p50 (0062.jp2)
  16. 3.7 Estimated transfer rate for the BELLE SVD DAQ system / p53 (0065.jp2)
  17. 4 Background Effects in BELLE SVD / p56 (0068.jp2)
  18. 4.1 Beam background effect / p59 (0071.jp2)
  19. 4.2 Electric noise effect / p60 (0072.jp2)
  20. 4.3 Occupancies for various threshold levels / p60 (0072.jp2)
  21. 4.4 Occupancies for various cluster sizes / p60 (0072.jp2)
  22. 4.5 Single threshold and multiple threshold cuts / p64 (0076.jp2)
  23. 5 System Test for BELLE SVD / p66 (0078.jp2)
  24. 5.1 Performance check of the SVD DAQ system / p66 (0078.jp2)
  25. 5.2 Silicon detector test / p73 (0085.jp2)
  26. 5.3 Summary of the system test for BELLE SVD / p83 (0095.jp2)
  27. 6 Summary / p86 (0098.jp2)
  28. A Silicon Detector and Frontend Electronics / p88 (0100.jp2)
  29. A.1 Signals from a silicon detector / p88 (0100.jp2)
  30. A.2 Performance of VA1 preamplifier chips / p89 (0101.jp2)
  31. A.3 Output voltage of the repeater system / p89 (0101.jp2)
  32. B Digital Signal Processor / p90 (0102.jp2)
  33. B.1 General characteristics of a digital signal processor / p90 (0102.jp2)
  34. B.2 SHARC DSP / p92 (0104.jp2)
  35. C Usage of SHARC DSP VME Cluster / p94 (0106.jp2)
  36. C.1 Programs for controlling WS2126 / p94 (0106.jp2)
  37. C.2 VME functionality / p100 (0112.jp2)
  38. C.3 SHARC link transfer / p104 (0116.jp2)
  39. D Halny FADC Module / p110 (0122.jp2)
  40. D.1 Introduction to FADC / p110 (0122.jp2)
  41. D.2 Functionality of Halny FADC / p110 (0122.jp2)
  42. D.3 Common mode subtraction by DSPs on Halny / p111 (0123.jp2)
  43. D.4 Cluster finding method / p113 (0125.jp2)
1アクセス

各種コード

  • NII論文ID(NAID)
    500000185593
  • NII著者ID(NRID)
    • 8000000185875
  • DOI(NDL)
  • 本文言語コード
    • jpn
  • NDL書誌ID
    • 000000349907
  • データ提供元
    • 機関リポジトリ
    • NDL ONLINE
    • NDLデジタルコレクション
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